JPH04288590A - Ｃｙｍｋ−ｒｇｂのｒａｍｄａｃ方法及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ビデオディスプレイ用
のデ−タ変換技術に関するものであって、更に詳細には
、ビデオフレ−ムバッファにおいて使用するために実時
間でＣＹＭＫデ−タ構成をＲＧＢデ−タ構成へ変換する
方法及び装置に関するものである。

【０００２】

【従来の技術】カラ−プリント媒体は、通常、商用的に
は、四色プリントと呼ばれるプロセスによって形成され
る。印刷業界において使用される四色成分（インク）は
、シアン、イエロ−、マゼンタ、ブラック（ＣＹＭＫ）
である。印刷業界においてコンピュ−タワ−クステ−シ
ョンを使用することにより、パンフレットやポスタ−等
のカラ−プリント製品を迅速にデザインすることが可能
となる。印刷業界においてコンピュ−タワ−クステ−シ
ョン及びそのカラ−ディスプレイ（モニタ−）を使用す
ることの１つの困難性は、ＣＲＴ（陰極線管）は、ＣＹ
ＭＫの代わりに、レッド、グリ−ン、ブル−（ＲＧＢ）
の色を使用する点である。このことは、印刷業界におい
て使用されるコンピュ−タプログラムが、両方のタイプ
のデ−タ構成を維持し且つ操作することを必要とすると
いう点で問題を提起している。このことは、ソウトウエ
アプログラムの観点から時間がかかると共に、コンピュ
−タメモリ利用の点において非効率的である。

【０００３】

【発明が解決しようとする課題】本発明の目的とすると
ころは、上述したこれらの従来技術における問題を解決
することである。

【０００４】

【課題を解決するための手段】本発明によれば、ビデオ
ＲＡＭＤＡＣ（ランダクアクセスメモリデジタル・アナ
ログ変換器）が提供され、それは、画素毎に、選択的に
、ＣＹＭＫデ−タをＲＧＢデ−タへ変換する。このビデ
オＲＡＭＤＡＣは、ビデオＲＡＭと共に、フレ−ムバッ
ファ（即ち、ビデオモニタ−を制御する制御器）の一部
である。ＲＧＢデジタルデ−タは、ＲＡＭＤＡＣ内の高
速デジタル・アナログ変換器（ＤＡＣ）によってアナロ
グ形式へ変換されて、ビデオモニタ−へ送給される。 ビデオＲＡＭＤＡＣは、更に、画素選択論理により、同
一のモニタ−上に同時的にＲＧＢデ−タの表示を与える
。この混合型モ−ド機能は、他の非プリント関連作業を
同時的に実行するためにコンピュ−タを使用することが
可能な現在のワ−クステ−ション環境において有利であ
る。

【０００５】ＲＡＭＤＡＣをサポ−トするために、且つ
ＲＡＭＤＡＣとして同一の集積回路内に設けられる１実
施例において、ＣＹＭＫ−ＲＧＢ変換器サブセクション
への入力は、ビデオＲＡＭアレイからの直列化を実行す
る論理回路から発生する。更に、ＣＹＭＫ−ＲＧＢ変換
器サブセクションからの出力は、従来のガンマ補正のた
めの３個の２５６Ｘ９ビットＬＵＴ（ルックアップテ−
ブル）へ供給される。これらのＬＵＴの出力は３個の９
ビットＤＡＣへ供給される。

【０００６】従って、本発明によれば、３２ビットフレ
−ムバッファ（四色成分ＣＹＭＫの各々に対して８ビッ
ト）が提供される。該フレ−ムバッファは、ＲＡＭＤＡ
Ｃを有しており、それは、ＣＹＭＫデ−タのＲＧＢデ−
タへの実時間変換のために、ルックアップテ−ブルをデ
ジタル・アナログ変換と結合させる。関連する複雑な演
算は、小さな部分に分割され、１画素クロック時間未満
のサイクル速度でパイプライン動作される。このことは
、例えば写真等の画像の実時間編集を可能とさせる。 ＲＡＭＤＡＣルックアップテ−ブルは、例えば指数等の
複雑な関数の迅速な計算を可能とする。デ−タ変換は、
従来技術における如くフロントエンドプロセサにおいて
ではなく、該フレ−ムバッファにおいて実行される。従
って、デ−タは、表示目的のためにのみＣＹＭＫからＲ
ＧＢへ変換され、且つそうでなければ、ＣＹＭＫデ−タ
のままである。従って、コンピュ−タデ−タ空間は、従
来技術におけるＲＧＢに対して２４ビットであるのと異
なり、３２ビットである。

【０００７】更に、ユ−ザが、画素毎に、ＣＹＭＫデ−
タからＲＧＢデ−タへの変換を行なわせずに、ＤＡＣへ
直接ＣＹＭＫデ−タを供給させることを可能とするため
にＲＡＭＤＡＣへの入力が与えられる。従って、スクリ
−ン上にＲＧＢ情報とＣＹＭＫ情報の両方を同時的に表
示させることが可能である。１例においては、このこと
は、ＲＧＢデ−タのスクリ−ン上においてＣＹＭＫウイ
ンドの表示を可能としている。

【０００８】

【実施例】本発明の１実施例の概観を図１に示してある
。そこには、従来のコンピュ−タプロセサバス１０と、
１例においてはＴＭＳ−３４０６１タイプのものである
ビデオコントロ−ラ（制御器）１２と、従来のマイクロ
プロセサインタ−フェ−ス１４（市販されているブルッ
クトリ−社ＢＴ４５８において使用されているようなタ
イプのもの）と、従来の１００ＭＨｘ画素クロック１６
と、従来のＲＧＢビデオモニタ−１８と、ＣＹＭＫ・Ｒ
ＡＭＤＡＣ２０と、１例においては４．１９４メガバイ
トのビデオＲＡＭを包含する従来のビデオＲＡＭ２２と
が設けられており、図示した如くに接続されている。Ｒ
ＡＭＤＡＣ２０及びビデオＲＡＭ２２は共にフレ−ムバ
ッファ（即ち、ディスプレイコントロ−ラ乃至は表示制
御器）である。コンピュ−タプロセサバス１０は、典型
的に、サンマイクロシステムズ、アップルコンピュ−タ
、ヒュ−レットパッカ−ド等によって供給されるタイプ
の従来のコンピュ−タワ−クステ−ションの一部である
。

【０００９】以下の説明は、１実施例においては、従来
製造されているカスタム集積回路であるＲＡＭＤＡＣ２
０について説明する。ＲＡＭＤＡＣ２０の特徴は以下の
如くである。 （１）１００ｍＨｚビデオデ−タレ−ト、（２）画素毎
のＣＹＭＫカラ−空間からＲＧＢカラ−空間への実時間
変換、（３）画素当たり２４／３２ビットのサポ−ト、
（４）ハ−ドウエアパン及びズ−ムサポ−ト、（５）ビ
デオＲＡＭ（ＶＲＡＭ）２２に対する容易なインタ−フ
ェ−スのための１２８ビット多重化画素ポ−ト、（６）
カラ−空間選択用の４ビット多重化選択、（７）ビデオ
同期及びＶＲＡＭシフトクロック発生、（８）ガンマ補
正用２５６Ｘ９ビットのＬＵＴ、（９）９ビットデジタ
ル・アナログ変換器。

【００１０】ＲＡＭＤＡＣ２０のブロック図を図２に示
してある。即ち、画素直列化論理２８と、トランスフォ
−ム論理３０と、３個の２５６Ｘ９ＬＵＴ３２，３４．
３６と、３個の９ビットＤＡＣ３８，４０，４２と、画
素制御論理４４と、マイクロプロセサインタ−フェ−ス
１４とが設けられている。画素直列化論理２８は、第１
ポ−ト「直列デ−タ」上に入力する１２８ビットを３２
ビットのビデオデ−タへ直列化させる。別の実施例にお
いては、ブロック２８は、４画素粒度に対して、パン動
作のみならず１Ｘ，２Ｘ，３Ｘ，４Ｘの従来の画素模写
ズ−ム動作を実施する。

【００１１】４ビットからなる信号を受け取る第２ポ−
ト（「選択デ−タ」）は、ＣＹＭＫ変換を、画素毎に行
なうべきであるか否かを選択するために使用される。こ
の「選択デ−タ」ポ−トは、直列デ−タポ−ト上での１
２８デ−タビットの場合の如く、４つの態様で多重化さ
れる。トランスフォ−ム論理３０は、ビデオ速度で正確
でユ−ザが書込可能なＣＹＭＫからＲＧＢへのトランス
フォ−メ−ションを実行する。ブロック３０は、以下の
更に詳細に説明するが、２５６Ｘ８ＬＵＴと、種々のマ
ルチプレクサと、レジスタと、加算器と、比較器と、８
Ｘ８乗算器とを有している。

【００１２】３個の２５６Ｘ９ＬＵＴ３２，３４，３６
（カラ−のＲ，Ｇ，Ｂに対して各１個）は、各々、１実
施例においては、従来の高速二重ポ−ト型ＲＡＭセルで
構成されている。１実施例における最大のデ−タレ−ト
は、１００ｍＨｚである。このＲＡＭアレイ３２，３４
，３６は、メモリ内容に起因して不所望の「きらめく」
画素の最小量で見ることの可能なスクリ−ン期間中にロ
−ドすることが可能である。ＬＵＴ３２，３４，３６は
、従来、ガンマ、即ち従来の光学的スクリ−ンプロ−ブ
（不図示）からのフィ−ドバックによって決定される如
き輝度での個々のモニタ−における差異、即ち不揃い、
に対する補正を与える。

【００１３】デジタルからアナログデ−タ形式への変換
のために３個の９ビットＤＡＣ３８，４０，４２が設け
られている。従来のＲＳ−３４３出力電圧レベルがＤＡ
Ｃ３８，４０，４２によって与えられる。画素制御論理
４４（以下に更に詳細に説明する）は、パン、ズ−ムを
制御し、且つＶＲＡＭシフトクロック（「ＶＲＡＭＳＨ
ＩＦＴ　　ＣＬＫ」）を制御する。ビデオクロック（「
ＶＩＤＥＯ　　ＣＬＫ」）出力が与えられ、それは画素
クロック（「ＰＩＸ　　ＣＬＫ」）の固定された分割器
である。ＣＳＹＮＣ及びＣＢＬＡＮＫ入力はビデオクロ
ックに対して同期される。

【００１４】マイクロインタ−フェ−ス１４は、画素制
御論理４４の１実施例において与えられる例えばパン、
ズ−ム等（不図示）の種々のモ−ドレジスタをマイクロ
プロセサバス１０からロ−ドし、且つブロック３０，３
２，３４，３６に設けられている４個のＬＵＴをデ−タ
でロ−ドする。全てのレジスタ及びＲＡＭ位置は、マイ
クロプロセサインタ−フェ−ス１４を介して従来の如く
に読み返すことが可能である。

【００１５】トランスフォ−ムブロック３０の１実施例
において使用されるＣＹＭＫからＲＧＢへのトランスフ
ォ−メ−ションのための数式は、公知のニュ−ゲンバウ
ワ−カラ−モデル化方程式に基づくものである。ビイ．
　　リンドブル−ム著「コンピュ−タグラフィックス適
用のための正確なカラ−生成（Ａｃｃｕｒａｔｅ　　Ｃ
ｏｌｏｒ　　Ｒｅｐｒｏｄｕｃｔｉｏｎ　　ｆｏｒ　　
Ｃｏｍｐｕｔｅｒ　　Ｇｒａｐｈｃｉｓ　　Ａｐｐｌｉ
ｃａｔｉｏｎｓ）」、ＡＣＭコンピュ−タグラフィック
ス、Ｖｏｌ．２３、Ｎｏ．３、１９８９年７月の文献に
記載されているこれらの方程式の縮退例は以下の如くで
ある。 Ｒ＝１−Ｃ−Ｖｃｏｒｒｅｃｔ Ｇ＝１−Ｍ−Ｖｃｏｒｒｅｃｔ Ｂ＝１−Ｙ−Ｖｃｏｒｒｅｃｔ Ｖｃｏｒｒｅｃｔ＝ｍｉｎ（Ｖｃｏｒｒｅｃｔ′，１−
Ｖｃｏｒｒｅｃｔ）Ｖｃｏｒｒｅｃｔ′＝Ｋ＊ｆ（Ｖｍ
ａｘ−Ｖｍｉｎ）Ｖｍａｘ＝ｍａｘ（Ｃ，Ｍ，Ｙ） Ｖｍｉｎ＝ｍｉｎ（Ｃ，Ｍ，Ｙ） ＲＡＭＤＡＣ２０は、１００ｍＨｚを超えるデ−タレ−
トで動作し、上述した方程式を解く場合に問題を提起す
る。現在の集積回路技術は１００ｍＨｚのデ−タレ−ト
での加算、比較及びメモリアクセスを許容するが、指数
評価はこのレ−トでは不可能である。本発明に基づいて
のこの問題に対する解決は、従来の論理要素を包含する
図３のブロック図によって詳細に示される如く、トラン
スフォ−ム論理３０におけるパイプライン型演算回路で
ある。種々の論理要素を介してのデ−タの流れは、図示
した如くである。該回路への入力はレジスタ５０におい
て受け取られ、４個のカラ−ＣＹＭＫ及び２本の制御ラ
イン、即ち「ＰＩＸＥＬＣＬＫ」及び制御信号（ＲＧＢ
　　／ＣＹＭＫ）であり、該信号は演算要素をバイパス
し且つ以下に説明する如く、ウインド動作のために画素
毎に生のＲＧＢデ−タをＤＡＣへ供給する。尚、本明細
書においては、英文字記号の最後に下線を付したものは
その英文字記号の上にオ−バ−ラインを付したものであ
ることを意味している。ブロック６０における８Ｘ８乗
算は、一連の高速加算で実行される。ブロック６４にお
ける機能は、高速ルックアップテ−ブルによって実行さ
れる。該方程式を図示した如くに小さなステップに分解
することにより、その結果を蓄積し且つ１００ｍＨｚを
超えるビデオデ−タレ−トで図２のＤＡＣ３８，４０，
４２へ送給することが可能である。図示した如く、縮退
ニュ−ゲンバウワ−カラ−方程式の変数は、図３中の種
々の点において計算される。

【００１６】図４は、画素直列化論理２８をブロック図
の形式で更に詳細に示している。１３２個の従来のＤ型
フリップフロップのアレイが示されており、その出力は
３３個の従来の４ビットシフトレジスタへ接続されてい
る。ＶＲＡＭ　　ＳＨＩＦＴＣＬＯＣＫラインは、各フ
リップフロップに対してクロック入力信号を供給し、且
つＰＩＸＥＬ　　ＣＬＯＣＫは各シフトレジスタに対し
てクロック入力信号を供給する。

【００１７】画素直列化回路２８は、ＶＲＡＭ直列化出
力から発生する各カラ−ＣＹＭＫに対して３２ビット幅
の入力デ−タを有している。ＶＲＡＭ直列デ−タバスは
、画素周波数クロック及び制御入力ＳＹＮＣ及びＢＬＡ
ＮＫ（図２参照）が供給されてビデオを制御する。１実
施例における画素直列化論理２８は、更に、マイクロプ
ロセサインタ−フェ−ス１４の制御の下で２，４，８個
のマルチプレクサによってＸ方向においてズ−ムするこ
とが可能である。

【００１８】図２の画素制御論理４４は、ＶＲＡＭ（ビ
デオＲＡＭ）直列化器からＤＡＣ３８，４０，４２入力
へのビデオバックエンドを制御する。ＶＲＡＭアレイ２
２は、画素制御論理４４の入力方法をサポ−トしている
。論理４４は、ＶＲＡＭへのシフトクロック、同期発生
器へのビデオクロックを制御し、且つ全ての入力タイミ
ングを包含する９ビットＤＡＣ３８，４０，４２インタ
−フェ−スを制御する。図５は、タイミングによる画素
制御論理４４を定義している。理解される如く、多数の
論理要素の配列の内のいずれか１つが図５に示したタイ
ミング関係を与える。

【００１９】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形例が可能であることは勿論であ
る。

【図面の簡単な説明】

【図１】　　本発明の１実施例に基づいて構成されたシ
ステムのブロック図。

【図２】　　本発明に基づくＲＡＭＤＡＣのブロック図
。

【図３ａ】　　ＲＡＭＤＡＣのトランスフォ−ムブロッ
クの部分図。

【図３ｂ】　　ＲＡＭＤＡＣのトランスフォ−ムブロッ
クの部分図。

【図３ｃ】　　ＲＡＭＤＡＣのトランスフォ−ムブロッ
クの部分図。

【図４】　　ＲＡＭＤＡＣの画素直列化論理を示した説
明図。

【図５】　　図２の画素制御論理に対する入力及び出力
タイミングを示した説明図。

【符号の説明】

１０　　コンピュ−タプロセサバス １２　　ビデオコントロ−ラ １４　　マイクロプロセサインタ−フェ−ス１６　　画
素クロック １８　　ＲＧＢビデオモニタ− ２０　　ＣＹＭＫ・ＲＡＭＤＡＣ ２２　　ビデオＲＡＭ ２８　　画素直列化論理 ３０　　トランスフォ−ム論理 ３２，３４，３６　　ルックアップテ−ブル３８，４０
，４２　　ＤＡＣ ４４　　画素制御論理

Claims (16)

【特許請求の範囲】
1. 【請求項１】　　三色表示モニタ−上に四色デ−タを表
   示する方法において、表示制御器を用意し、前記四色デ
   −タを四色デジタル画素デ−タとして供給し、前記四色
   デジタル画素デ−タを前記表示制御器内においてデジタ
   ル三色デ−タへトランスフォ−ムし、前記デジタル三色
   デ−タをアナログデ−タへ変換し、前記アナログデ−タ
   を前記モニタ−上に表示させる、上記各ステップを有す
   ることを特徴とする方法。
2. 【請求項２】　　請求項１において、前記トランスフォ
   −ムするステップが、ルックアップテ−ブル内の値をル
   ックアップするステップを有することを特徴とする方法
   。
3. 【請求項３】　　請求項１において、前記トランスフォ
   −ムするステップが、ビデオデ−タレ−トで画素毎に実
   施されることを特徴とする方法。
4. 【請求項４】　　請求項１において、更に、前記変換ス
   テップの前に、前記デジタル三色デ−タに関して特定の
   表示モニタ−に対して輝度補正を実施するステップを有
   することを特徴とする方法。
5. 【請求項５】　　請求項１において、更に、前記アナロ
   グカラ−デ−タを表示するステップと同時に、前記トラ
   ンスフォ−ムステップが行なわれなかった画像を前記モ
   ニタ−上に表示するステップを有することを特徴とする
   方法。
6. 【請求項６】　　請求項１において、前記四色デジタル
   画素デ−タは画素当たり３２ビットであることを特徴と
   する方法。
7. 【請求項７】　　請求項１において、前記トランスフォ
   −ムステップが、特定のトランスフォ−ム用要素がトラ
   ンスフォ−メ−ションを完了する場合に前記特定のトラ
   ンスフォ−ム用要素が付加的なデ−タを受け取り、その
   際にトランスフォ−ムステップをパイプライン動作させ
   るように、各トランスフォ−ム用要素内の四色デジタル
   画素デ−タを直列的にトランスフォ−ムするために接続
   されたトランスフォ−ム用要素を与えるステップを有す
   ることを特徴とする方法。
8. 【請求項８】　　三色表示モニタ−用の表示制御器にお
   いて、四色直列デ−タを供給する手段、前記四色直列デ
   −タを前記表示モニタ−の画素当たり少なくとも３２ビ
   ットに配列させる手段、前記画素当たり少なくとも３２
   ビットを三色デジタルデ−タへトランスフォ−ムする手
   段、前記三色デジタルデ−タをアナログデ−タへ変換す
   る手段、前記アナログデ−タを前記三色表示モニタ−へ
   供給する手段、を有することを特徴とする表示制御器。
9. 【請求項９】　　請求項８において、更に、前記三色デ
   ジタルデ−タの特定の表示モニタ−に対して輝度レベル
   を補正する手段を有しており、特定の表示モニタ−にお
   ける不揃いを補正することを特徴とする表示制御器。
10. 【請求項１０】　　請求項９において、前記補正手段が
    、前記三色の各々を補正するために１個のルックアップ
    テ−ブルを有していることを特徴とする表示制御器。
11. 【請求項１１】　　請求項８において、更に、前記トラ
    ンスフォ−ムステップが行なわれなかった他のデ−タを
    前記表示モニタ−へ供給し且つ前記アナログデ−タと共
    に前記他のデ−タを同時的に表示する手段を有すること
    を特徴とする表示制御器。
12. 【請求項１２】　　請求項１１において、前記トランス
    フォ−ム手段が、接続された一連のトランスフォ−ム用
    要素を有しており、該各要素はデ−タ要素をトランスフ
    ォ−ムし且つそのトランスフォ−ムされたデ−タ要素を
    該一連内の次のトランスフォ−ム用要素へ通過させ、そ
    の際にデ−タ要素のトランスフォ−メ−ションをパイプ
    ライン動作させることを特徴とする表示制御器。
13. 【請求項１３】　　請求項１２において、前記トランス
    フォ−ム用要素の少なくとも１つがルックアップテ−ブ
    ルであることを特徴とする表示制御器。
14. 【請求項１４】　　請求項１２において、各トランスフ
    ォ−ム要素が、１個の画素に対してデ−タを処理するの
    に前記表示モニタ−が必要とする時間未満で、前記デ−
    タ要素をトランスフォ−ムすることを特徴とする表示制
    御器。
15. 【請求項１５】　　請求項１において、更に、前記トラ
    ンスフォ−ムステップと同時に後に処理するために前記
    四色デジタル画素デ−タを格納するステップを有するこ
    とを特徴とする方法。
16. 【請求項１６】　　請求項８において、更に、前記四色
    直列デ−タを格納する手段を有することを特徴とする表
    示制御器。