JPH0854865A - フラット・パネル・ディスプレイ・インターフェース - Google Patents
フラット・パネル・ディスプレイ・インターフェースInfo
- Publication number
- JPH0854865A JPH0854865A JP7031837A JP3183795A JPH0854865A JP H0854865 A JPH0854865 A JP H0854865A JP 7031837 A JP7031837 A JP 7031837A JP 3183795 A JP3183795 A JP 3183795A JP H0854865 A JPH0854865 A JP H0854865A
- Authority
- JP
- Japan
- Prior art keywords
- flat panel
- display
- circuit
- color
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/2003—Display of colours
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
- G06F3/1423—Digital output to display device ; Cooperation and interconnection of the display device with other functional units controlling a plurality of local displays, e.g. CRT and flat panel display
- G06F3/1431—Digital output to display device ; Cooperation and interconnection of the display device with other functional units controlling a plurality of local displays, e.g. CRT and flat panel display using a single graphics controller
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/08—Details of timing specific for flat panels, other than clock recovery
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computer Graphics (AREA)
- Human Computer Interaction (AREA)
- General Engineering & Computer Science (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【目的】高解像度ＣＲＴディスプレイ又は高解像度フラ
ット・パネル・ディスプレイの何れにも画像を表示する
コンピュータ・グラフィックス・サブシステムを開示す
る。 【構成】グラフィックス・サブシステムはＣＲＴディス
プレイに対するビデオ同期信号を生成するラムダック回
路を含む。ラムダック回路はアナログ・ビデオ・ポート
及びディジタル画素出力ポートを有する。ラムダック回
路はカラー・ルックアップ・テーブル及びディジタル・
アナログ変換機能を実行してアナログ・ビデオ出力ポー
トを通して高解像度ＣＲＴディスプレイを駆動する。ラ
ムダック回路はディジタル画素ポートを用いてコンピュ
ータ・グラフィックス・サブシステムがフラット・パネ
ル・ディスプレイを駆動できる。
ット・パネル・ディスプレイの何れにも画像を表示する
コンピュータ・グラフィックス・サブシステムを開示す
る。 【構成】グラフィックス・サブシステムはＣＲＴディス
プレイに対するビデオ同期信号を生成するラムダック回
路を含む。ラムダック回路はアナログ・ビデオ・ポート
及びディジタル画素出力ポートを有する。ラムダック回
路はカラー・ルックアップ・テーブル及びディジタル・
アナログ変換機能を実行してアナログ・ビデオ出力ポー
トを通して高解像度ＣＲＴディスプレイを駆動する。ラ
ムダック回路はディジタル画素ポートを用いてコンピュ
ータ・グラフィックス・サブシステムがフラット・パネ
ル・ディスプレイを駆動できる。
Description
【０００１】
【産業上の利用分野】本発明はコンピュータ・グラフィ
ックスの分野に関し、特に高解像度ＣＲＴディスプレイ
を採用したコンピュータ・グラフィックス・システムに
対する高解像度フラット・パネル・ディスプレイのイン
ターフェースに関する。
ックスの分野に関し、特に高解像度ＣＲＴディスプレイ
を採用したコンピュータ・グラフィックス・システムに
対する高解像度フラット・パネル・ディスプレイのイン
ターフェースに関する。
【０００２】
【従来の技術】高性能コンピュータ・グラフィックス・
システムは一般に高解像度ＣＲＴディスプレイを採用
し、高解像度の画像を生成する。一般にこのようなコン
ピュータ・グラフィックス・システムのホスト・プロセ
ッサ上で実行されるアプリケーション・プログラムは、
高解像度ＣＲＴディスプレイの表示に関するグラフィッ
ク要素を規定する幾何学的データを生成する。このよう
なグラフィック・システムにおいては、アプリケーショ
ン・プログラムは一般に幾何学的データをホスト・プロ
セッサからグラフィックス・サブシステムに送る。グラ
フィックス・サブシステムは次に幾何学的データで定義
された高解像度の画像をＣＲＴディスプレイに表示す
る。
システムは一般に高解像度ＣＲＴディスプレイを採用
し、高解像度の画像を生成する。一般にこのようなコン
ピュータ・グラフィックス・システムのホスト・プロセ
ッサ上で実行されるアプリケーション・プログラムは、
高解像度ＣＲＴディスプレイの表示に関するグラフィッ
ク要素を規定する幾何学的データを生成する。このよう
なグラフィック・システムにおいては、アプリケーショ
ン・プログラムは一般に幾何学的データをホスト・プロ
セッサからグラフィックス・サブシステムに送る。グラ
フィックス・サブシステムは次に幾何学的データで定義
された高解像度の画像をＣＲＴディスプレイに表示す
る。
【０００３】最近の半導体技術の進展によって、設計者
はこのような高性能コンピュータ・グラフィックス・シ
ステムのプロセッサ・サブシステム、メモリ・サブシス
テム及びグラフィックス表示サブシステムのサイズと重
さを低減することが可能になった。この結果、このよう
なコンピュータ・グラフィックス・システムの電子回路
ハウジングは比較的小形軽量となった。残念ながら、こ
のようなグラフィックス・システムの高解像度ＣＲＴデ
ィスプレイは依然として比較的大形で手頃でない。高解
像度ＣＲＴディスプレイの大きさと重さによってこのよ
うな高性能グラフィックス・システムに必要な机上のス
ペースが増大し、従って作業環境の中で邪魔者になって
いる。
はこのような高性能コンピュータ・グラフィックス・シ
ステムのプロセッサ・サブシステム、メモリ・サブシス
テム及びグラフィックス表示サブシステムのサイズと重
さを低減することが可能になった。この結果、このよう
なコンピュータ・グラフィックス・システムの電子回路
ハウジングは比較的小形軽量となった。残念ながら、こ
のようなグラフィックス・システムの高解像度ＣＲＴデ
ィスプレイは依然として比較的大形で手頃でない。高解
像度ＣＲＴディスプレイの大きさと重さによってこのよ
うな高性能グラフィックス・システムに必要な机上のス
ペースが増大し、従って作業環境の中で邪魔者になって
いる。
【０００４】
【発明が解決しようとする課題】フラット・パネル・デ
ィスプレイを既存のコンピュータ・グラフィックス・シ
ステムに接続すれば全体的システムのサイズと重さを低
減できる。フラット・パネル・ディスプレイの接続はま
た、新しい及び既存のコンピュータ・グラフィックス・
システムに対してある程度の携帯性を与えるかも知れな
い。残念ながら、フラット・パネル・ディスプレイは通
常高性能コンピュータ・グラフィックス・システムが特
徴とする高画素解像度を提供しない。
ィスプレイを既存のコンピュータ・グラフィックス・シ
ステムに接続すれば全体的システムのサイズと重さを低
減できる。フラット・パネル・ディスプレイの接続はま
た、新しい及び既存のコンピュータ・グラフィックス・
システムに対してある程度の携帯性を与えるかも知れな
い。残念ながら、フラット・パネル・ディスプレイは通
常高性能コンピュータ・グラフィックス・システムが特
徴とする高画素解像度を提供しない。
【０００５】それにもかかわらず、グラフィック・シス
テムの全体的サイズと重さを低減させるために低解像度
のフラット・パネル・ディスプレイを用いる場合があ
る。しかし、既存の高性能コンピュータ・グラフィック
ス・システムは一般に低解像度フラット・パネル・ディ
スプレイを接続するのには、グラフィックス・サブシス
テムに対して大きな変更を要する。更にこのようなコン
ピュータ・グラフィックス・システムに対する既存のア
プリケーション・プログラムは、低解像度フラット・パ
ネル・ディスプレイとの互換性に関して広範囲な変更が
必要である。このような変更は、フラット・パネル・デ
ィスプレイを駆動する小形軽量のコンピュータ・グラフ
ィックス・システムを開発するコストを増大する。高解
像度ＣＲＴディスプレイに対しても高解像度フラット・
パネル・ディスプレイに対しても画像を表示するコンピ
ュータ・グラフィックス・サブシステムを提供するのが
本発明の課題である。このコンピュータ・グラフィック
ス・サブシステムは既存の高解像度表示用ハードウェア
及びソフトウェアが、既存のアプリケーション・プログ
ラムに変更を必要としないでフラット・パネル・ディス
プレイを駆動できる。
テムの全体的サイズと重さを低減させるために低解像度
のフラット・パネル・ディスプレイを用いる場合があ
る。しかし、既存の高性能コンピュータ・グラフィック
ス・システムは一般に低解像度フラット・パネル・ディ
スプレイを接続するのには、グラフィックス・サブシス
テムに対して大きな変更を要する。更にこのようなコン
ピュータ・グラフィックス・システムに対する既存のア
プリケーション・プログラムは、低解像度フラット・パ
ネル・ディスプレイとの互換性に関して広範囲な変更が
必要である。このような変更は、フラット・パネル・デ
ィスプレイを駆動する小形軽量のコンピュータ・グラフ
ィックス・システムを開発するコストを増大する。高解
像度ＣＲＴディスプレイに対しても高解像度フラット・
パネル・ディスプレイに対しても画像を表示するコンピ
ュータ・グラフィックス・サブシステムを提供するのが
本発明の課題である。このコンピュータ・グラフィック
ス・サブシステムは既存の高解像度表示用ハードウェア
及びソフトウェアが、既存のアプリケーション・プログ
ラムに変更を必要としないでフラット・パネル・ディス
プレイを駆動できる。
【０００６】
【課題を解決するための手段】このコンピュータ・グラ
フィックス・サブシステムは、表示プロセッサによって
フレーム・バッファに与えられた画像に対応する画素デ
ータ・ストリームを受信するように結合したラムダック
回路（ｒａｍｄａｃ）を含む。画素データ・ストリーム
は表示装置上の表示画像を定義する。ラムダック回路は
ＣＲＴディスプレイに対する一組のビデオ同期信号を生
成する。
フィックス・サブシステムは、表示プロセッサによって
フレーム・バッファに与えられた画像に対応する画素デ
ータ・ストリームを受信するように結合したラムダック
回路（ｒａｍｄａｃ）を含む。画素データ・ストリーム
は表示装置上の表示画像を定義する。ラムダック回路は
ＣＲＴディスプレイに対する一組のビデオ同期信号を生
成する。
【０００７】ラムダック回路はアナログ・ビデオ出力ポ
ート及びディジタル画素出力ポートを有する。ラムダッ
ク回路はカラー・ルックアップ・テーブル機能とディジ
タル・アナログ変換機能を実行してアナログ・ビデオ出
力ポートを通して高解像度ＣＲＴディスプレイを駆動す
る。ラムダック回路は、カラー・フラット・パネル・デ
ィスプレイに対してカラー・ルックアップ・テーブル機
能を実行する。一方、ラムダック回路は、モノクローム
のフラット・パネル・ディスプレイに対してはカラー・
ルックアップのバイパス・モードを有する。ラムダック
回路はディジタル画素出力ポートを使ってコンピュータ
・グラフィックス・サブシステムがフラット・パネル・
ディスプレイに対するディジタル画素データを転送する
のを可能にする。
ート及びディジタル画素出力ポートを有する。ラムダッ
ク回路はカラー・ルックアップ・テーブル機能とディジ
タル・アナログ変換機能を実行してアナログ・ビデオ出
力ポートを通して高解像度ＣＲＴディスプレイを駆動す
る。ラムダック回路は、カラー・フラット・パネル・デ
ィスプレイに対してカラー・ルックアップ・テーブル機
能を実行する。一方、ラムダック回路は、モノクローム
のフラット・パネル・ディスプレイに対してはカラー・
ルックアップのバイパス・モードを有する。ラムダック
回路はディジタル画素出力ポートを使ってコンピュータ
・グラフィックス・サブシステムがフラット・パネル・
ディスプレイに対するディジタル画素データを転送する
のを可能にする。
【０００８】コンピュータ・グラフィックス・サブシス
テムはまた、フラット・パネル・ディスプレイを駆動す
るためのカラー・バッファ回路を含む。カラー・バッフ
ァ回路はラムダック回路のディジタル画素出力ポートを
通してディジタル画素データを受け取る。カラー・バッ
ファ回路はラムダック回路からビデオ同期信号を受け取
り、そのビデオ同期信号をフラット・パネル・ディスプ
レイに対する一組のフラット・パネル同期信号に変換す
る。カラー・バッファ回路はラムダック回路からのディ
ジタル画素データを多重化信号から単一信号化し、画素
データとフラット・パネル同期信号をフラット・パネル
・ディスプレイに対して転送する。フラット・パネル同
期信号は画素データを同期させ、フラット・パネル・デ
ィスプレイ上の画像を生成する。
テムはまた、フラット・パネル・ディスプレイを駆動す
るためのカラー・バッファ回路を含む。カラー・バッフ
ァ回路はラムダック回路のディジタル画素出力ポートを
通してディジタル画素データを受け取る。カラー・バッ
ファ回路はラムダック回路からビデオ同期信号を受け取
り、そのビデオ同期信号をフラット・パネル・ディスプ
レイに対する一組のフラット・パネル同期信号に変換す
る。カラー・バッファ回路はラムダック回路からのディ
ジタル画素データを多重化信号から単一信号化し、画素
データとフラット・パネル同期信号をフラット・パネル
・ディスプレイに対して転送する。フラット・パネル同
期信号は画素データを同期させ、フラット・パネル・デ
ィスプレイ上の画像を生成する。
【０００９】
【実施例】図１はコンピュータ・グラフィックス・シス
テム１０を示す。コンピュータ・グラフィックス・シス
テム１０はプロセッサ２０、グラフィックス・サブシス
テム２２、フラット・パネル・ディスプレイ２６及びＣ
ＲＴディスプレイ２８から構成される。プロセッサ２０
はシステム・バス２４を通してグラフィックス・サブシ
ステム２２と通信する。プロセッサ２０はコンピュータ
・グラフィックス・アプリケーション・プログラムを実
行する。コンピュータ・グラフィックス・アプリケーシ
ョン・プログラムは表示に関するグラフィック・エレメ
ントを定義するグラフィック・データを生成する。プロ
セッサ２０はグラフィック・データをシステム・バス２
４を通してグラフィックス・サブシステム２２に転送す
る。プロセッサ２０はまた、対話型コンピュータ・グラ
フィックス・アプリケーション・プログラムのため、グ
ラフィックス・サブシステム２２からのグラフィック・
データをシステム・バス２４を通してアクセスする。
テム１０を示す。コンピュータ・グラフィックス・シス
テム１０はプロセッサ２０、グラフィックス・サブシス
テム２２、フラット・パネル・ディスプレイ２６及びＣ
ＲＴディスプレイ２８から構成される。プロセッサ２０
はシステム・バス２４を通してグラフィックス・サブシ
ステム２２と通信する。プロセッサ２０はコンピュータ
・グラフィックス・アプリケーション・プログラムを実
行する。コンピュータ・グラフィックス・アプリケーシ
ョン・プログラムは表示に関するグラフィック・エレメ
ントを定義するグラフィック・データを生成する。プロ
セッサ２０はグラフィック・データをシステム・バス２
４を通してグラフィックス・サブシステム２２に転送す
る。プロセッサ２０はまた、対話型コンピュータ・グラ
フィックス・アプリケーション・プログラムのため、グ
ラフィックス・サブシステム２２からのグラフィック・
データをシステム・バス２４を通してアクセスする。
【００１０】グラフィックス・サブシステム２２はプロ
セッサ２０から受け取ったグラフィック・データを処理
し、対応するグラフィック・エレメントをフラット・パ
ネル・ディスプレイ２６又はＣＲＴディスプレイ２８上
に表示する。グラフィックス・サブシステム２２は一組
のインターフェース線３２を通してＣＲＴディスプレイ
２８と通信する。ＣＲＴインターフェース線３２は、
赤、緑、青のビデオ信号とビデオ同期信号を送ってＣＲ
Ｔディスプレイ２８上に画像を生成する。１実施例で
は、ＣＲＴディスプレイ２８は１０２４×７６８又は１
１５２×９００画素の解像度を有する高解像度の「ワー
クステーション・サイズ」のＣＲＴディスプレイであ
る。
セッサ２０から受け取ったグラフィック・データを処理
し、対応するグラフィック・エレメントをフラット・パ
ネル・ディスプレイ２６又はＣＲＴディスプレイ２８上
に表示する。グラフィックス・サブシステム２２は一組
のインターフェース線３２を通してＣＲＴディスプレイ
２８と通信する。ＣＲＴインターフェース線３２は、
赤、緑、青のビデオ信号とビデオ同期信号を送ってＣＲ
Ｔディスプレイ２８上に画像を生成する。１実施例で
は、ＣＲＴディスプレイ２８は１０２４×７６８又は１
１５２×９００画素の解像度を有する高解像度の「ワー
クステーション・サイズ」のＣＲＴディスプレイであ
る。
【００１１】グラフィックス・サブシステム２２は一組
のフラット・パネル・インターフェース線３０を通して
フラット・パネル・ディスプレイ２６と通信する。フラ
ット・パネル・インターフェース線３０はフラット・パ
ネル・ディスプレイ２６上に画像を生成するためディジ
タル画素データ及び同期信号を転送する。１実施例で
は、フラット・パネル・ディスプレイ２６は１０２４×
７６８又は１１５２×９００の画素解像度を有する高解
像度カラー・フラット・パネル・ディスプレイである。
別の実施例では、フラット・パネル・ディスプレイ２６
は１１５２×９００の画素解像度を有する高解像度１ビ
ット・モノクロームのフラット・パネル・ディスプレイ
である。
のフラット・パネル・インターフェース線３０を通して
フラット・パネル・ディスプレイ２６と通信する。フラ
ット・パネル・インターフェース線３０はフラット・パ
ネル・ディスプレイ２６上に画像を生成するためディジ
タル画素データ及び同期信号を転送する。１実施例で
は、フラット・パネル・ディスプレイ２６は１０２４×
７６８又は１１５２×９００の画素解像度を有する高解
像度カラー・フラット・パネル・ディスプレイである。
別の実施例では、フラット・パネル・ディスプレイ２６
は１１５２×９００の画素解像度を有する高解像度１ビ
ット・モノクロームのフラット・パネル・ディスプレイ
である。
【００１２】ＣＲＴインターフェース線３２はＣＲＴデ
ィスプレイ２８の画素解像度とＣＲＴディスプレイ２８
が存在するかどうかとを示すセンス信号を転送する。フ
ラット・パネル・インターフェース線３０はフラット・
パネル・ディスプレイ２６の画素解像度及びフラット・
パネル・ディスプレイ２６がモノクロームかカラーかを
示すフラット・パネル・センス・データを転送する。
ィスプレイ２８の画素解像度とＣＲＴディスプレイ２８
が存在するかどうかとを示すセンス信号を転送する。フ
ラット・パネル・インターフェース線３０はフラット・
パネル・ディスプレイ２６の画素解像度及びフラット・
パネル・ディスプレイ２６がモノクロームかカラーかを
示すフラット・パネル・センス・データを転送する。
【００１３】図２は１実施例のグラフィックス・サブシ
ステム２２を示す。グラフィックス・サブシステム２２
は表示プロセッサ４０、ラムダック回路４２、カラー・
バッファ回路４４、電源回路５４及びビデオ・ランダム
・アクセス・メモリ（ＶＲＡＭ）４６から成る。バス・
コネクタ６０は通信のためシステム・バス２４と表示プ
ロセッサ４０、カラー・バッファ回路４４、プログラム
可能クロック発生回路（ＰＣＧ）５０及び識別用プログ
ラム可能読み出し専用メモリ（ＩＤ−ＰＲＯＭ）５２と
をデータ・バス７０を通して結合する。プロセッサ２０
はデータ・バス７０を通してＩＤ−ＰＲＯＭ５２を読
む。ＩＤ−ＰＲＯＭ５２はグラフィックス・サブシステ
ム２２の構成を示す。プロセッサ２０はグラフィックス
・サブシステム２２の構成に従ってデータ・バス７０を
通してＰＣＧ回路５０をプログラムする。
ステム２２を示す。グラフィックス・サブシステム２２
は表示プロセッサ４０、ラムダック回路４２、カラー・
バッファ回路４４、電源回路５４及びビデオ・ランダム
・アクセス・メモリ（ＶＲＡＭ）４６から成る。バス・
コネクタ６０は通信のためシステム・バス２４と表示プ
ロセッサ４０、カラー・バッファ回路４４、プログラム
可能クロック発生回路（ＰＣＧ）５０及び識別用プログ
ラム可能読み出し専用メモリ（ＩＤ−ＰＲＯＭ）５２と
をデータ・バス７０を通して結合する。プロセッサ２０
はデータ・バス７０を通してＩＤ−ＰＲＯＭ５２を読
む。ＩＤ−ＰＲＯＭ５２はグラフィックス・サブシステ
ム２２の構成を示す。プロセッサ２０はグラフィックス
・サブシステム２２の構成に従ってデータ・バス７０を
通してＰＣＧ回路５０をプログラムする。
【００１４】表示プロセッサ４０はＣＲＴコネクタ６４
を通して一組のＣＲＴセンス信号８４を受け取る。ＣＲ
Ｔセンス信号８４はＣＲＴディスプレイ２８がＣＲＴイ
ンターフェース線３２に結合されているかどうかを示
す。ＣＲＴセンス信号８４はまた、もし有ればＣＲＴデ
ィスプレイ２８の画素解像度を示す。プロセッサ２０は
データ・バス７０を通して表示プロセッサ４０からＣＲ
Ｔセンス信号８４の状態を読む。
を通して一組のＣＲＴセンス信号８４を受け取る。ＣＲ
Ｔセンス信号８４はＣＲＴディスプレイ２８がＣＲＴイ
ンターフェース線３２に結合されているかどうかを示
す。ＣＲＴセンス信号８４はまた、もし有ればＣＲＴデ
ィスプレイ２８の画素解像度を示す。プロセッサ２０は
データ・バス７０を通して表示プロセッサ４０からＣＲ
Ｔセンス信号８４の状態を読む。
【００１５】カラー・バッファ回路４４はフラット・パ
ネル・コネクタ６２を通してフラット・パネル・ディス
プレイ２６から一組のフラット・パネル・センス・デー
タ９０を受け取る。フラット・パネル・センス・データ
９０はフラット・パネル・ディスプレイ２６がフラット
・パネル・インターフェース線３０に結合されているか
どうかを示す。フラット・パネル・センス・データ９０
はまた、もし有ればフラット・パネル・ディスプレイ２
６がカラーかモノクロームかを示す。カラー・バッファ
回路４４はフラット・パネル・センス・データ９０を内
部レジスタ内にセンス・データ・ビットとして格納す
る。
ネル・コネクタ６２を通してフラット・パネル・ディス
プレイ２６から一組のフラット・パネル・センス・デー
タ９０を受け取る。フラット・パネル・センス・データ
９０はフラット・パネル・ディスプレイ２６がフラット
・パネル・インターフェース線３０に結合されているか
どうかを示す。フラット・パネル・センス・データ９０
はまた、もし有ればフラット・パネル・ディスプレイ２
６がカラーかモノクロームかを示す。カラー・バッファ
回路４４はフラット・パネル・センス・データ９０を内
部レジスタ内にセンス・データ・ビットとして格納す
る。
【００１６】プロセッサ２０は、ＣＲＴセンス信号８４
が、ＣＲＴディスプレイ２８はＣＲＴインターフェース
線３２に結合されていないということを示している場
合、データ・バス７０を通してセンス・データ・ビット
をカラー・バッファ回路４４の内部レジスタから読む。
プロセッサ２０はセンス・データ・ビットを使ってグラ
フィックス・サブシステム２２の構成を判定し、フラッ
ト・パネル・ディスプレイ２６を駆動する。プロセッサ
２０は従ってＰＣＧ５０，表示プロセッサ４０及びラム
ダック回路４２をプログラムし、フラット・パネル・デ
ィスプレイ２６を駆動する。
が、ＣＲＴディスプレイ２８はＣＲＴインターフェース
線３２に結合されていないということを示している場
合、データ・バス７０を通してセンス・データ・ビット
をカラー・バッファ回路４４の内部レジスタから読む。
プロセッサ２０はセンス・データ・ビットを使ってグラ
フィックス・サブシステム２２の構成を判定し、フラッ
ト・パネル・ディスプレイ２６を駆動する。プロセッサ
２０は従ってＰＣＧ５０，表示プロセッサ４０及びラム
ダック回路４２をプログラムし、フラット・パネル・デ
ィスプレイ２６を駆動する。
【００１７】ＰＣＧ５０はグラフィックス・サブシステ
ム２２に対して基準画素クロック７４を生成する。プロ
セッサ２０はＰＣＧ５０をプログラムし、グラフィック
ス・サブシステム２２の構成に従った周波数及びフラッ
ト・パネル・ディスプレイ２６又はＣＲＴディスプレイ
２８が必要とする画素周波数で基準画素クロック７４を
生成する。
ム２２に対して基準画素クロック７４を生成する。プロ
セッサ２０はＰＣＧ５０をプログラムし、グラフィック
ス・サブシステム２２の構成に従った周波数及びフラッ
ト・パネル・ディスプレイ２６又はＣＲＴディスプレイ
２８が必要とする画素周波数で基準画素クロック７４を
生成する。
【００１８】表示プロセッサ４０はデータ・バス７０を
通してプロセッサ２０からグラフィック・データを受け
取る。表示プロセッサ４０は一組のディジタル画素デー
タを生成し、プロセッサ２０によって生成されたグラフ
ィック・データに対応するグラフィック・エレメントを
表示する。表示プロセッサ４０はビデオ・バス８０を通
してディジタル画素データをＶＲＡＭ４６へ転送する。
ＶＲＡＭ４６は表示プロセッサ４０によって表示された
グラフィック・エレメントに対するフレーム・バッファ
として機能する。
通してプロセッサ２０からグラフィック・データを受け
取る。表示プロセッサ４０は一組のディジタル画素デー
タを生成し、プロセッサ２０によって生成されたグラフ
ィック・データに対応するグラフィック・エレメントを
表示する。表示プロセッサ４０はビデオ・バス８０を通
してディジタル画素データをＶＲＡＭ４６へ転送する。
ＶＲＡＭ４６は表示プロセッサ４０によって表示された
グラフィック・エレメントに対するフレーム・バッファ
として機能する。
【００１９】ラムダック回路４２は一組のビデオ同期信
号７２を生成する。ビデオ同期信号７２はＣＲＴディス
プレイ２８が必要とする垂直、水平同期及びブランキン
グ信号から成る。ビデオ同期信号７２は、もしＣＲＴデ
ィスプレイ２８が存在すればビデオ信号７８を生成する
ために使われる。ラムダック回路４２はビデオ同期信号
７２をカラー・バッファ回路４４へ転送する。カラー・
バッファ回路４４は、センス・データ９０に従ってビデ
オ同期信号７２をフラット・パネル・ディスプレイ２６
が必要とするフラット・パネル同期信号に変換する。
号７２を生成する。ビデオ同期信号７２はＣＲＴディス
プレイ２８が必要とする垂直、水平同期及びブランキン
グ信号から成る。ビデオ同期信号７２は、もしＣＲＴデ
ィスプレイ２８が存在すればビデオ信号７８を生成する
ために使われる。ラムダック回路４２はビデオ同期信号
７２をカラー・バッファ回路４４へ転送する。カラー・
バッファ回路４４は、センス・データ９０に従ってビデ
オ同期信号７２をフラット・パネル・ディスプレイ２６
が必要とするフラット・パネル同期信号に変換する。
【００２０】ラムダック回路４２はカラー・ルックアッ
プ・テーブル機能及びディジタル・アナログ変換機能を
実行する。ラムダック回路４２はアナログ・ビデオ出力
ポート及びディジタル画素データ出力ポートを備えてい
る。プロセッサ２０はラムダック回路４２をプログラム
し、グラフィックス・サブシステム２２の構成に従って
アナログ・ビデオ出力ポートがＣＲＴディスプレイ２８
を駆動するか、又はディジタル画素出力ポートがフラッ
ト・パネル・ディスプレイ２６を起動する。
プ・テーブル機能及びディジタル・アナログ変換機能を
実行する。ラムダック回路４２はアナログ・ビデオ出力
ポート及びディジタル画素データ出力ポートを備えてい
る。プロセッサ２０はラムダック回路４２をプログラム
し、グラフィックス・サブシステム２２の構成に従って
アナログ・ビデオ出力ポートがＣＲＴディスプレイ２８
を駆動するか、又はディジタル画素出力ポートがフラッ
ト・パネル・ディスプレイ２６を起動する。
【００２１】ラムダック回路４２は画素バス８２を通し
てＶＲＡＭ４６からディジタル画素データを受け取る。
もしグラフィックス・サブシステム２２がＣＲＴディス
プレイ２８を駆動するように構成されていれば、ラムダ
ック回路４２は、画素バス８２を通してＶＲＡＭ４６か
ら受け取ったディジタル画素データ・ストリームに関し
てカラー・ルックアップ・テーブル機能を実行すること
によってカラー画素データ・ストリームを生成する。ラ
ムダック回路４２はまた、もしグラフィックス・サブシ
ステム２２がＣＲＴディスプレイ２８を駆動するように
構成されていれば、カラー画素データ・ストリームにデ
ィジタル・アナログ変換機能を実行することによって
赤、緑、青のビデオ信号を生成してＣＲＴディスプレイ
２８を駆動する。
てＶＲＡＭ４６からディジタル画素データを受け取る。
もしグラフィックス・サブシステム２２がＣＲＴディス
プレイ２８を駆動するように構成されていれば、ラムダ
ック回路４２は、画素バス８２を通してＶＲＡＭ４６か
ら受け取ったディジタル画素データ・ストリームに関し
てカラー・ルックアップ・テーブル機能を実行すること
によってカラー画素データ・ストリームを生成する。ラ
ムダック回路４２はまた、もしグラフィックス・サブシ
ステム２２がＣＲＴディスプレイ２８を駆動するように
構成されていれば、カラー画素データ・ストリームにデ
ィジタル・アナログ変換機能を実行することによって
赤、緑、青のビデオ信号を生成してＣＲＴディスプレイ
２８を駆動する。
【００２２】ラムダック回路４２は一組のビデオ信号７
８をアナログ・ビデオ出力ポートを通して転送する。ビ
デオ信号７８はＣＲＴコネクタ６４を通してＣＲＴイン
ターフェース線３２からＣＲＴディスプレイ２８に転送
される。ビデオ信号７８はＣＲＴディスプレイ２８に対
するビデオ同期信号同様、赤、緑、青のビデオ信号を有
する。
８をアナログ・ビデオ出力ポートを通して転送する。ビ
デオ信号７８はＣＲＴコネクタ６４を通してＣＲＴイン
ターフェース線３２からＣＲＴディスプレイ２８に転送
される。ビデオ信号７８はＣＲＴディスプレイ２８に対
するビデオ同期信号同様、赤、緑、青のビデオ信号を有
する。
【００２３】もしフラット・パネル・ディスプレイがカ
ラーフラット・パネル・ディスプレイならば、ラムダッ
ク回路４２はＶＲＡＭ４６から受け取ったディジタル画
素データ・ストリームにカラー・ルックアップ・テーブ
ル機能を実行することによってカラー画素データ・スト
リームを生成する。ラムダック回路４２はディジタル画
素バス７６を通してカラー画素データ・ストリームをカ
ラー・バッファ回路４４に転送する。ラムダック回路４
２はディジタル画素データ出力ポートを通してカラー画
素データ・ストリームをカラー・バッファ回路４４に転
送する。
ラーフラット・パネル・ディスプレイならば、ラムダッ
ク回路４２はＶＲＡＭ４６から受け取ったディジタル画
素データ・ストリームにカラー・ルックアップ・テーブ
ル機能を実行することによってカラー画素データ・スト
リームを生成する。ラムダック回路４２はディジタル画
素バス７６を通してカラー画素データ・ストリームをカ
ラー・バッファ回路４４に転送する。ラムダック回路４
２はディジタル画素データ出力ポートを通してカラー画
素データ・ストリームをカラー・バッファ回路４４に転
送する。
【００２４】カラー・バッファ回路４４はフラット・パ
ネル・ディスプレイ２６がカラー・ディスプレイであれ
ば、ディジタル画素バス７６上のカラー画素データ・ス
トリーム及びビデオ同期信号７２をラムダック回路４２
から受け取る。カラー・バッファ回路４４はディジタル
画素バス７６上で受け取ったカラー画素データ・ストリ
ームを多重化信号から単一信号に分解することによって
フラット・パネル・カラー・データ・ストリームを生成
する。カラー・バッファ回路４４はビデオ同期信号７２
をＣＲＴに必要なビデオ・フォーマットからフラット・
パネル・ディスプレイ２６に必要な一組のカラー・フラ
ット・パネル同期信号に変換する。カラー・バッファ回
路４４はフラット・パネル・カラー・データ・ストリー
ム及びカラー・フラット・パネル同期信号を一組のフラ
ット・パネル・データ線９２上でフラット・パネル・コ
ネクタ６２を通してフラット・パネル・ディスプレイ２
６に転送する。
ネル・ディスプレイ２６がカラー・ディスプレイであれ
ば、ディジタル画素バス７６上のカラー画素データ・ス
トリーム及びビデオ同期信号７２をラムダック回路４２
から受け取る。カラー・バッファ回路４４はディジタル
画素バス７６上で受け取ったカラー画素データ・ストリ
ームを多重化信号から単一信号に分解することによって
フラット・パネル・カラー・データ・ストリームを生成
する。カラー・バッファ回路４４はビデオ同期信号７２
をＣＲＴに必要なビデオ・フォーマットからフラット・
パネル・ディスプレイ２６に必要な一組のカラー・フラ
ット・パネル同期信号に変換する。カラー・バッファ回
路４４はフラット・パネル・カラー・データ・ストリー
ム及びカラー・フラット・パネル同期信号を一組のフラ
ット・パネル・データ線９２上でフラット・パネル・コ
ネクタ６２を通してフラット・パネル・ディスプレイ２
６に転送する。
【００２５】もしフラット・パネル・ディスプレイ２６
がモノクローム・ディスプレイであれば、ラムダック回
路４２はＶＲＡＭ４６から受け取ったディジタル画素デ
ータ・ストリームに対するカラー・ルックアップ・テー
ブル機能の実行をバイパスする。ラムダック回路４２は
ＶＲＡＭ４６からのディジタル画素データ・ストリーム
をディジタル画素バス７６を介してカラー・バッファ回
路４４へ送る。ラムダック回路４２はディジタル画素デ
ータ・ストリームをディジタル画素出力ポートを通して
カラー・バッファ回路４４へ転送する。
がモノクローム・ディスプレイであれば、ラムダック回
路４２はＶＲＡＭ４６から受け取ったディジタル画素デ
ータ・ストリームに対するカラー・ルックアップ・テー
ブル機能の実行をバイパスする。ラムダック回路４２は
ＶＲＡＭ４６からのディジタル画素データ・ストリーム
をディジタル画素バス７６を介してカラー・バッファ回
路４４へ送る。ラムダック回路４２はディジタル画素デ
ータ・ストリームをディジタル画素出力ポートを通して
カラー・バッファ回路４４へ転送する。
【００２６】カラー・バッファ回路４４は、もしフラッ
ト・パネル・ディスプレイ２６がモノクローム・ディス
プレイであれば、ディジタル画素バス７６でディジタル
画素データ・ストリームを受け取り、かつビデオ同期信
号７２をラムダック回路４２から受け取る。カラー・バ
ッファ回路４４はディジタル画素バス７６で受け取った
ディジタル画素データ・ストリームからフラット・パネ
ル・モノクローム・データ・ストリームを生成する。カ
ラー・バッファ回路４４はビデオ同期信号７２をＣＲＴ
に必要なビデオ・フォーマットからフラット・パネル・
ディスプレイ２６に必要なモノクローム・フラット・パ
ネル同期信号に変換する。カラー・バッファ回路４４は
フラット・パネル・モノクローム・データ・ストリーム
及びモノクローム・フラット・パネル同期信号をフラッ
ト・パネル・データ線９２を通してフラット・パネル・
ディスプレイ２６に転送する。
ト・パネル・ディスプレイ２６がモノクローム・ディス
プレイであれば、ディジタル画素バス７６でディジタル
画素データ・ストリームを受け取り、かつビデオ同期信
号７２をラムダック回路４２から受け取る。カラー・バ
ッファ回路４４はディジタル画素バス７６で受け取った
ディジタル画素データ・ストリームからフラット・パネ
ル・モノクローム・データ・ストリームを生成する。カ
ラー・バッファ回路４４はビデオ同期信号７２をＣＲＴ
に必要なビデオ・フォーマットからフラット・パネル・
ディスプレイ２６に必要なモノクローム・フラット・パ
ネル同期信号に変換する。カラー・バッファ回路４４は
フラット・パネル・モノクローム・データ・ストリーム
及びモノクローム・フラット・パネル同期信号をフラッ
ト・パネル・データ線９２を通してフラット・パネル・
ディスプレイ２６に転送する。
【００２７】電源回路５４は一組のパワー・トランジス
タを有し、フラット・パネル・ディスプレイ２６に必要
な５ボルト及び１２ボルト電源を供給する。カラー・バ
ッファ回路４４は一組の電源制御信号８６を生成する。
電源制御信号によって電源回路５４は、一組の電力線８
８にフラット・パネル・ディスプレイ２６に対する５ボ
ルト及び１２ボルト電源のパワー・シーケンスを生成す
る。電力線８８に与えられた電力は、フラット・パネル
・ディスプレイ２６をパワー・アップ及びパワー・ダウ
ンするパワー・シーケンスを供給する。
タを有し、フラット・パネル・ディスプレイ２６に必要
な５ボルト及び１２ボルト電源を供給する。カラー・バ
ッファ回路４４は一組の電源制御信号８６を生成する。
電源制御信号によって電源回路５４は、一組の電力線８
８にフラット・パネル・ディスプレイ２６に対する５ボ
ルト及び１２ボルト電源のパワー・シーケンスを生成す
る。電力線８８に与えられた電力は、フラット・パネル
・ディスプレイ２６をパワー・アップ及びパワー・ダウ
ンするパワー・シーケンスを供給する。
【００２８】図３はラムダック回路４２、プロセッサ２
０、カラー・バッファ回路４４及びフラット・パネル・
ディスプレイ２６間のインターフェースを機能的に示
す。プロセッサ２０はカラー・バッファ回路４４内の状
態と制御論理をシステム・バス・データ（ｓｂｄ）及び
システム・バス制御（ｓｂ＿ｃｔｌ）信号を経由してシ
ステム・バス２４を通してアクセスする。
０、カラー・バッファ回路４４及びフラット・パネル・
ディスプレイ２６間のインターフェースを機能的に示
す。プロセッサ２０はカラー・バッファ回路４４内の状
態と制御論理をシステム・バス・データ（ｓｂｄ）及び
システム・バス制御（ｓｂ＿ｃｔｌ）信号を経由してシ
ステム・バス２４を通してアクセスする。
【００２９】カラー・バッファ回路４４はフラット・パ
ネル・ディスプレイ２６のバック・ライト及びフロント
・パネル機能を制御するビデオ・レジスタを有する。プ
ロセッサ２０はカラー・バッファ回路４４内のビデオ・
レジスタをデータ・バス７０を通してアクセスし、バッ
ク・ライト及びフロント・パネル機能を制御する。
ネル・ディスプレイ２６のバック・ライト及びフロント
・パネル機能を制御するビデオ・レジスタを有する。プ
ロセッサ２０はカラー・バッファ回路４４内のビデオ・
レジスタをデータ・バス７０を通してアクセスし、バッ
ク・ライト及びフロント・パネル機能を制御する。
【００３０】カラー・バッファ回路４４はフラット・パ
ネル・ディスプレイ２６からのフラット・パネル・セン
ス・データ９０の状態を示す個々のビットを記憶する状
態レジスタを有する。プロセッサ２０はカラー・バッフ
ァ回路４４の状態レジスタをデータ・バス７０を通して
アクセスする。プロセッサ２０はカラー・バッファ回路
４４の状態レジスタを読み、フラット・パネル・ディス
プレイ２６がフラット・パネル・インターフェース線３
０に結合されているかどうか判定する。カラー・バッフ
ァ回路４４の状態レジスタはまた、フラット・パネル・
ディスプレイ２６がカラーかモノクロームかを表示す
る。
ネル・ディスプレイ２６からのフラット・パネル・セン
ス・データ９０の状態を示す個々のビットを記憶する状
態レジスタを有する。プロセッサ２０はカラー・バッフ
ァ回路４４の状態レジスタをデータ・バス７０を通して
アクセスする。プロセッサ２０はカラー・バッファ回路
４４の状態レジスタを読み、フラット・パネル・ディス
プレイ２６がフラット・パネル・インターフェース線３
０に結合されているかどうか判定する。カラー・バッフ
ァ回路４４の状態レジスタはまた、フラット・パネル・
ディスプレイ２６がカラーかモノクロームかを表示す
る。
【００３１】カラー・バッファ回路４４の状態レジスタ
のセンス・ビットはまた、フラット・パネル・ディスプ
レイ２６の解像度を表示する。一実施例では、フラット
・パネル・ディスプレイ２６は１１５２×９００ディス
プレイ、１１５２×９００モノクローム・ディスプレイ
又は１０２４×７６８カラー・ディスプレイでよい。
のセンス・ビットはまた、フラット・パネル・ディスプ
レイ２６の解像度を表示する。一実施例では、フラット
・パネル・ディスプレイ２６は１１５２×９００ディス
プレイ、１１５２×９００モノクローム・ディスプレイ
又は１０２４×７６８カラー・ディスプレイでよい。
【００３２】もしフラット・パネル・ディスプレイ２６
がカラー・ディスプレイであれば、ラムダック回路４２
はＶＲＡＭ４６から受け取ったディジタル画素データ・
ストリームの各画素に対して赤（ＯＲ）、緑（ＯＧ）及
び青（ＯＢ）のカラー画素値を生成する。一実施例で
は、赤、緑、青の画素値のそれぞれは、ラムダック回路
４２のルックアップ・テーブル機能によって生成された
対応する赤、緑、青のカラー画素値の上位４ビットから
成る。
がカラー・ディスプレイであれば、ラムダック回路４２
はＶＲＡＭ４６から受け取ったディジタル画素データ・
ストリームの各画素に対して赤（ＯＲ）、緑（ＯＧ）及
び青（ＯＢ）のカラー画素値を生成する。一実施例で
は、赤、緑、青の画素値のそれぞれは、ラムダック回路
４２のルックアップ・テーブル機能によって生成された
対応する赤、緑、青のカラー画素値の上位４ビットから
成る。
【００３３】もしフラット・パネル・ディスプレイ２６
がモノクローム・ディスプレイであれば、ラムダック回
路４２は、ＶＲＡＭ４６から受け取ったディジタル画素
データ・ストリームの各画素値をＯＲ及びＯＧのカラー
画素値の代わりにカラー・バッファ回路４４に転送す
る。一実施例では、カラー・バッファ回路４４へ転送さ
れるモノクローム画素データ値のそれぞれは８ビットか
ら成る。ラムダック回路４２はまた、ビデオ同期信号７
２を合成同期（ｐｓｙｎｃ）、垂直同期信号（ｐｖｓｙ
ｎｃ）、画素クロック及びブランキング信号（ｐｂｌａ
ｎｋ）と共にカラー・バッファ回路４４へ転送する。
がモノクローム・ディスプレイであれば、ラムダック回
路４２は、ＶＲＡＭ４６から受け取ったディジタル画素
データ・ストリームの各画素値をＯＲ及びＯＧのカラー
画素値の代わりにカラー・バッファ回路４４に転送す
る。一実施例では、カラー・バッファ回路４４へ転送さ
れるモノクローム画素データ値のそれぞれは８ビットか
ら成る。ラムダック回路４２はまた、ビデオ同期信号７
２を合成同期（ｐｓｙｎｃ）、垂直同期信号（ｐｖｓｙ
ｎｃ）、画素クロック及びブランキング信号（ｐｂｌａ
ｎｋ）と共にカラー・バッファ回路４４へ転送する。
【００３４】カラー・バッファ回路４４はラムダック回
路４２からのカラー画素データＯＲ、ＯＧ及びＯＢをバ
ッファリングし、多重信号を単一信号化する。もしフラ
ット・パネル・ディスプレイ２６がカラー・ディスプレ
イであれば、カラー・バッファ回路４４は２つのカラー
画素データ値を各フラット・パネル画素クロックの期間
中並列にフラット・パネル・ディスプレイ２６へ転送す
る。各フラット・パネル画素クロック期間中にフラット
・パネル・ディスプレイ２６に転送された一対のカラー
画素データ値は、第１の画素に対しては赤（Ｒ０）、緑
（Ｇ０）及び青（Ｒ０）の画素データ値から成り、第２
の画素に対しては赤（Ｒ１）、緑（Ｇ１）及び青（Ｒ
１）の画素データ値から成る。
路４２からのカラー画素データＯＲ、ＯＧ及びＯＢをバ
ッファリングし、多重信号を単一信号化する。もしフラ
ット・パネル・ディスプレイ２６がカラー・ディスプレ
イであれば、カラー・バッファ回路４４は２つのカラー
画素データ値を各フラット・パネル画素クロックの期間
中並列にフラット・パネル・ディスプレイ２６へ転送す
る。各フラット・パネル画素クロック期間中にフラット
・パネル・ディスプレイ２６に転送された一対のカラー
画素データ値は、第１の画素に対しては赤（Ｒ０）、緑
（Ｇ０）及び青（Ｒ０）の画素データ値から成り、第２
の画素に対しては赤（Ｒ１）、緑（Ｇ１）及び青（Ｒ
１）の画素データ値から成る。
【００３５】もしフラット・パネル・ディスプレイ２６
がモノクローム・ディスプレイであれば、カラー・バッ
ファ回路４４は、各フラット・パネル画素クロック期間
中１個のモノクローム画素データ値をフラット・パネル
・ディスプレイ２６へ転送する。フラット・パネル・デ
ィスプレイ２６へ転送された各モノクローム画素データ
値は、Ｒ０とＲ１及びＧ０とＧ１の位置の１６ビットか
ら成る。
がモノクローム・ディスプレイであれば、カラー・バッ
ファ回路４４は、各フラット・パネル画素クロック期間
中１個のモノクローム画素データ値をフラット・パネル
・ディスプレイ２６へ転送する。フラット・パネル・デ
ィスプレイ２６へ転送された各モノクローム画素データ
値は、Ｒ０とＲ１及びＧ０とＧ１の位置の１６ビットか
ら成る。
【００３６】カラー・バッファ回路４４はラムダック回
路４２からのビデオ同期信号を処理し、フラット・パネ
ル・ディスプレイ２６に必要なフラット・パネル同期信
号を生成する。フラット・パネル・ディスプレイ２６に
対する同期信号は、フラット・パネル画素クロック（ｐ
ｃｌｋ２）、水平同期信号（ｈｓｙｎｃ）、垂直同期信
号（ｖｓｙｎｃ）及び一組のブランキング信号から成
る。
路４２からのビデオ同期信号を処理し、フラット・パネ
ル・ディスプレイ２６に必要なフラット・パネル同期信
号を生成する。フラット・パネル・ディスプレイ２６に
対する同期信号は、フラット・パネル画素クロック（ｐ
ｃｌｋ２）、水平同期信号（ｈｓｙｎｃ）、垂直同期信
号（ｖｓｙｎｃ）及び一組のブランキング信号から成
る。
【００３７】図４は一実施例に対するカラー・バッファ
回路４４を示す図である。ディジタル画素バス７６を通
して受け取ったディジタル画素データは一組のラムダッ
ク（ｒａｍｄａｃ）データ２１０、一組のラムダック・
データ２１２及び一組のラムダック・データ２１４から
成る。
回路４４を示す図である。ディジタル画素バス７６を通
して受け取ったディジタル画素データは一組のラムダッ
ク（ｒａｍｄａｃ）データ２１０、一組のラムダック・
データ２１２及び一組のラムダック・データ２１４から
成る。
【００３８】ラムダック・データ２１０、２１２及び２
１４のそれぞれは、フラット・パネル・ディスプレイ２
６のタイプ、カラー又はモノクロームのどちらか、に従
ってカラー・フラット・パネル画素データ又はフラット
・パネル画素データの４ビットから成る。ラムダック・
データ２１４はカラー・フラット・パネル・ディスプレ
イに対してはカラー・フラット・パネル画素データの４
ビットから成る。
１４のそれぞれは、フラット・パネル・ディスプレイ２
６のタイプ、カラー又はモノクロームのどちらか、に従
ってカラー・フラット・パネル画素データ又はフラット
・パネル画素データの４ビットから成る。ラムダック・
データ２１４はカラー・フラット・パネル・ディスプレ
イに対してはカラー・フラット・パネル画素データの４
ビットから成る。
【００３９】１２ビット・ラッチ１００及び２４ビット
・ラッチ１０２はディジタル画素バス７６を通して受け
取ったディジタル画素データを単一信号に分解する。モ
ノクローム・フラット・パネル画素データは１６ビット
・ラッチ１０８にラッチされる。２４ビットのカラー・
フラット・パネル画素データ１５２は、遅延回路１０４
によって遅延される。マルチプレクサ・フリップ・フロ
ップ１０６はモノクローム・フラット・パネル画素デー
タ１５３又はカラー・フラット・パネル画素データのど
ちらかを状態レジスタ１２２からの制御信号２５０に従
ってフラット・パネル・データ・バス９２に結合する。
制御信号２５０はフラット・パネル・ディスプレイ２６
がカラー・ディスプレイかモノクローム・ディスプレイ
かを表示する。
・ラッチ１０２はディジタル画素バス７６を通して受け
取ったディジタル画素データを単一信号に分解する。モ
ノクローム・フラット・パネル画素データは１６ビット
・ラッチ１０８にラッチされる。２４ビットのカラー・
フラット・パネル画素データ１５２は、遅延回路１０４
によって遅延される。マルチプレクサ・フリップ・フロ
ップ１０６はモノクローム・フラット・パネル画素デー
タ１５３又はカラー・フラット・パネル画素データのど
ちらかを状態レジスタ１２２からの制御信号２５０に従
ってフラット・パネル・データ・バス９２に結合する。
制御信号２５０はフラット・パネル・ディスプレイ２６
がカラー・ディスプレイかモノクローム・ディスプレイ
かを表示する。
【００４０】フラット・パネル・データ・バス９２上の
画素データは、複数組のフラット・パネル・データ２２
０−２３０から成る。フラット・パネル・データ２２０
及び２２２は赤の画素データ又はモノクローム・データ
から成る。フラット・パネル・データ２２４及び２２６
は緑の画素データ又はモノクローム・データから成り、
フラット・パネル・データ２２８及び２３０は青の画素
データから成る。
画素データは、複数組のフラット・パネル・データ２２
０−２３０から成る。フラット・パネル・データ２２０
及び２２２は赤の画素データ又はモノクローム・データ
から成る。フラット・パネル・データ２２４及び２２６
は緑の画素データ又はモノクローム・データから成り、
フラット・パネル・データ２２８及び２３０は青の画素
データから成る。
【００４１】カラー同期論理回路１１０及びモノクロー
ム同期論理回路１１４はビデオ同期信号７２をフラット
・パネル同期信号に変換する。ビデオ同期信号７２はブ
ランキング信号１６０（ｐｂｌａｎｋ）、水平同期信号
１６２（ｐｈｓｙｎｃ）及び垂直同期信号１６４（ｐｂ
ｓｙｎｃ）から成る。
ム同期論理回路１１４はビデオ同期信号７２をフラット
・パネル同期信号に変換する。ビデオ同期信号７２はブ
ランキング信号１６０（ｐｂｌａｎｋ）、水平同期信号
１６２（ｐｈｓｙｎｃ）及び垂直同期信号１６４（ｐｂ
ｓｙｎｃ）から成る。
【００４２】カラー同期論理回路１１０は、ビデオ同期
信号７２を一組のカラー・フラット・パネル同期信号２
５２に変換する。モノクローム同期論理回路１１４は、
ビデオ同期信号７２を一組のモノクローム・フラット・
パネル同期信号２５４に変換する。
信号７２を一組のカラー・フラット・パネル同期信号２
５２に変換する。モノクローム同期論理回路１１４は、
ビデオ同期信号７２を一組のモノクローム・フラット・
パネル同期信号２５４に変換する。
【００４３】マルチプレクサ・フリップ・フロップ回路
１１２は、制御信号２５０の制御の下でカラー・フラッ
ト・パネル同期信号２５２又はモノクローム・フラット
・パネル同期信号２５４をフラット・パネル・データ・
バス９２上に転送する。フラット・パネル・データ・バ
ス９２上のフラット・パネル同期信号は、フラット・パ
ネル画素クロック２００（ｐｃｌｋ２）、水平同期信号
２０２（ｈｓｙｎｃ）及び垂直同期信号２０６（ｖｓｙ
ｎｃ）から成る。
１１２は、制御信号２５０の制御の下でカラー・フラッ
ト・パネル同期信号２５２又はモノクローム・フラット
・パネル同期信号２５４をフラット・パネル・データ・
バス９２上に転送する。フラット・パネル・データ・バ
ス９２上のフラット・パネル同期信号は、フラット・パ
ネル画素クロック２００（ｐｃｌｋ２）、水平同期信号
２０２（ｈｓｙｎｃ）及び垂直同期信号２０６（ｖｓｙ
ｎｃ）から成る。
【００４４】ＬＣＤ電源制御回路１１８は電源制御信号
８６を生成してフラット・パネル・ディスプレイ２６に
対する５ボルト及び１２ボルトのＬＣＤ電源をシーケン
ス（順序に配列）する。ビデオ・レジスタ１２０はフラ
ット・パネル・ディスプレイ２６のバック・ライト機能
及びパネル電子機能を制御する。状態レジスタ１２２は
フラット・パネル・ディスプレイ２６から受け取ったパ
ネル・センス・データを記憶する。読み出し・書き込み
制御回路１１６は、プロセッサ２０がデータ・バス７０
を通してビデオ・レジスタ１２０及び状態レジスタ１２
２をアクセスするのを可能にする。
８６を生成してフラット・パネル・ディスプレイ２６に
対する５ボルト及び１２ボルトのＬＣＤ電源をシーケン
ス（順序に配列）する。ビデオ・レジスタ１２０はフラ
ット・パネル・ディスプレイ２６のバック・ライト機能
及びパネル電子機能を制御する。状態レジスタ１２２は
フラット・パネル・ディスプレイ２６から受け取ったパ
ネル・センス・データを記憶する。読み出し・書き込み
制御回路１１６は、プロセッサ２０がデータ・バス７０
を通してビデオ・レジスタ１２０及び状態レジスタ１２
２をアクセスするのを可能にする。
【００４５】図５は一実施例に対するカラー・フラット
・パネル・ディスプレイ２６のタイミングを示す。この
タイミング図は合成同期信号（ｐｃｓｙｎｃ）及び画素
クロック１６６（ＰＣＬＫ）を示す。ラムダック・デー
タ２１０は、ディジタル画素バス７６を通してラムダッ
ク回路４２から受け取った赤の画素データ（ＯＲ）から
成り、ラムダック・データ２１２は、緑の画素データ
（ＯＧ）から成り、更にラムダック・データ２１４は青
の画素データ（ＯＢ）から成る。更に水平同期信号２０
２（ＨＳＹＮＣ）及びフラット・パネル画素クロック２
００（ＰＣＬＫ２）も示されている。
・パネル・ディスプレイ２６のタイミングを示す。この
タイミング図は合成同期信号（ｐｃｓｙｎｃ）及び画素
クロック１６６（ＰＣＬＫ）を示す。ラムダック・デー
タ２１０は、ディジタル画素バス７６を通してラムダッ
ク回路４２から受け取った赤の画素データ（ＯＲ）から
成り、ラムダック・データ２１２は、緑の画素データ
（ＯＧ）から成り、更にラムダック・データ２１４は青
の画素データ（ＯＢ）から成る。更に水平同期信号２０
２（ＨＳＹＮＣ）及びフラット・パネル画素クロック２
００（ＰＣＬＫ２）も示されている。
【００４６】時間Ｔ１はカラーＣＲＴディスプレイ２８
の水平走査線の終わりである。時間Ｔ１とＴ３の間で
は、ラムダック回路４２のディジタル画素出力ポートか
らの赤、緑及び青の画素データは全てゼロである。時間
Ｔ３はカラーＣＲＴディスプレイ２８に対する次の走査
線の始まりである。
の水平走査線の終わりである。時間Ｔ１とＴ３の間で
は、ラムダック回路４２のディジタル画素出力ポートか
らの赤、緑及び青の画素データは全てゼロである。時間
Ｔ３はカラーＣＲＴディスプレイ２８に対する次の走査
線の始まりである。
【００４７】図はフラット・パネル・データ・バス９２
上のカラー・フラット・パネル画素データのタイミング
を示している。フラット・パネル・データ２２０は第１
の画素（ｒ０）からの赤の画素データから成り、フラッ
ト・パネル・データ２２２は第２の画素（ｒ１）の赤の
画素データから成る。フラット・パネル・データ２２４
は第１の画素（ｇ０）からの緑の画素データから成り、
フラット・パネル・データ２２６は第２の画素データ
（ｇ１）からの緑の画素データから成る。フラット・パ
ネル・データ２２８は第１の画素（ｂ０）からの青の画
素データから成り、フラット・パネル・データ２３０は
第２の画素（ｂ１）からの青の画素データから成る。
上のカラー・フラット・パネル画素データのタイミング
を示している。フラット・パネル・データ２２０は第１
の画素（ｒ０）からの赤の画素データから成り、フラッ
ト・パネル・データ２２２は第２の画素（ｒ１）の赤の
画素データから成る。フラット・パネル・データ２２４
は第１の画素（ｇ０）からの緑の画素データから成り、
フラット・パネル・データ２２６は第２の画素データ
（ｇ１）からの緑の画素データから成る。フラット・パ
ネル・データ２２８は第１の画素（ｂ０）からの青の画
素データから成り、フラット・パネル・データ２３０は
第２の画素（ｂ１）からの青の画素データから成る。
【００４８】時間Ｔ２はカラー・フラット・パネル・デ
ィスプレイ２６に対する水平線の終わりであり、かつ対
応するカラー・フラット・パネル・データ・ストリーム
（ＦＰ ＤＡＴＡ）の終わりである。時間Ｔ２とＴ４の
間では、カラー・バッファ回路４４からのフラット・パ
ネル・データは全てゼロである。時間Ｔ４は、ＨＳＹＮ
Ｃによって示されるようにカラー・フラット・パネル・
ディスプレイ２６に対する次の水平線の始まりである。
ィスプレイ２６に対する水平線の終わりであり、かつ対
応するカラー・フラット・パネル・データ・ストリーム
（ＦＰ ＤＡＴＡ）の終わりである。時間Ｔ２とＴ４の
間では、カラー・バッファ回路４４からのフラット・パ
ネル・データは全てゼロである。時間Ｔ４は、ＨＳＹＮ
Ｃによって示されるようにカラー・フラット・パネル・
ディスプレイ２６に対する次の水平線の始まりである。
【００４９】図６はカラー・フラット・パネル・ディス
プレイ２６に対する垂直同期信号２０６のタイミングを
示す。垂直同期信号２０６（ＶＳＹＮＣ）はブランキン
グ信号１６０（ＰＢＬＡＮＫ）によってトリガされる。
図は更に、画素クロック１６６（ＰＣＬＫ）及びフラッ
ト・パネル画素クロック２００（ＰＣＬＫ２）も示して
いる。
プレイ２６に対する垂直同期信号２０６のタイミングを
示す。垂直同期信号２０６（ＶＳＹＮＣ）はブランキン
グ信号１６０（ＰＢＬＡＮＫ）によってトリガされる。
図は更に、画素クロック１６６（ＰＣＬＫ）及びフラッ
ト・パネル画素クロック２００（ＰＣＬＫ２）も示して
いる。
【００５０】図７は垂直同期信号１６４（ＰＶＳＹＮ
Ｃ）によって同期されたフラット・パネル画素クロック
２００（ＰＣＬＫ２）を示すタイミング図である。図は
更に、画素クロック１６６（ＰＣＬＫ）のタイミングも
示している。
Ｃ）によって同期されたフラット・パネル画素クロック
２００（ＰＣＬＫ２）を示すタイミング図である。図は
更に、画素クロック１６６（ＰＣＬＫ）のタイミングも
示している。
【００５１】図８は一実施例に対するモノクローム・フ
ラット・パネル・ディスプレイ２６を示すタイミング図
である。図は合成同期信号（ＰＣＳＹＮＣ）及び画素ク
ロック１６６（ＰＣＬＫ）を示す。ラムダック・データ
２１０はディジタル画素バス７６を通して受け取ったモ
ノクローム画素データ・ビット４−７（Ｍ［７：４］）
から成る。ラムダック・データ２１２はディジタル画素
バス７６を通して受け取ったモノクローム画素データ・
ビット０−３（Ｍ［３：０］）から成る。図は更に、水
平同期信号２０２（ＨＳＹＮＣ）及びフラット・パネル
・クロック２００（ＰＣＬＫ２）を示す。
ラット・パネル・ディスプレイ２６を示すタイミング図
である。図は合成同期信号（ＰＣＳＹＮＣ）及び画素ク
ロック１６６（ＰＣＬＫ）を示す。ラムダック・データ
２１０はディジタル画素バス７６を通して受け取ったモ
ノクローム画素データ・ビット４−７（Ｍ［７：４］）
から成る。ラムダック・データ２１２はディジタル画素
バス７６を通して受け取ったモノクローム画素データ・
ビット０−３（Ｍ［３：０］）から成る。図は更に、水
平同期信号２０２（ＨＳＹＮＣ）及びフラット・パネル
・クロック２００（ＰＣＬＫ２）を示す。
【００５２】時間Ｔ１０はモノクロームＣＲＴディスプ
レイ２８に対する水平走査線の終わりである。時間Ｔ１
０とＴ１２の間では、ラムダック回路４２のディジタル
画素出力ポートからのモノクローム画素データは全てゼ
ロである。時間Ｔ１２はモノクロームＣＲＴディスプレ
イ２８に対する次の走査線の始まりである。
レイ２８に対する水平走査線の終わりである。時間Ｔ１
０とＴ１２の間では、ラムダック回路４２のディジタル
画素出力ポートからのモノクローム画素データは全てゼ
ロである。時間Ｔ１２はモノクロームＣＲＴディスプレ
イ２８に対する次の走査線の始まりである。
【００５３】フラット・パネル・データ２２０はモノク
ローム・フラット・パネル・データ・ビット０−３（Ｄ
［０：３］）から成り、フラット・パネル・データ２２
２はモノクローム・フラット・パネル・データ・ビット
４−７（Ｄ［４：７］）から成る。フラット・パネル・
データ２２４はモノクローム・フラット・パネル・デー
タ・ビット８−１１（Ｄ［８：１１］）から成り、フラ
ット・パネル・データ２２６はモノクローム・フラット
・パネル・データ・ビット１２−１５（Ｄ［１２：１
５］）から成る。
ローム・フラット・パネル・データ・ビット０−３（Ｄ
［０：３］）から成り、フラット・パネル・データ２２
２はモノクローム・フラット・パネル・データ・ビット
４−７（Ｄ［４：７］）から成る。フラット・パネル・
データ２２４はモノクローム・フラット・パネル・デー
タ・ビット８−１１（Ｄ［８：１１］）から成り、フラ
ット・パネル・データ２２６はモノクローム・フラット
・パネル・データ・ビット１２−１５（Ｄ［１２：１
５］）から成る。
【００５４】時間Ｔ１１はモノクローム・フラット・パ
ネル・ディスプレイ２６に対する次の水平線の始まりで
あり、かつ対応するモノクローム・フラット・パネル・
データ・ストリーム（ＦＰ ＤＡＴＡ）の始まりであ
る。時間Ｔ１３はモノクローム・フラット・パネル・デ
ィスプレイ２６に対する次の水平線の終わりである。カ
ラー・バッファ回路４４からのモノクローム・フラット
・パネル・データは、時間Ｔ１３以後及び次の水平線の
始まり以前は全てゼロである。
ネル・ディスプレイ２６に対する次の水平線の始まりで
あり、かつ対応するモノクローム・フラット・パネル・
データ・ストリーム（ＦＰ ＤＡＴＡ）の始まりであ
る。時間Ｔ１３はモノクローム・フラット・パネル・デ
ィスプレイ２６に対する次の水平線の終わりである。カ
ラー・バッファ回路４４からのモノクローム・フラット
・パネル・データは、時間Ｔ１３以後及び次の水平線の
始まり以前は全てゼロである。
【００５５】図９はモノクロームフラット・パネル・デ
ィスプレイに対する垂直同期信号２０６（ＶＳＹＮＣ）
のタイミングを示す。垂直同期信号２０６は垂直同期信
号１６４（ＰＶＳＹＮＣ）によってトリガされる。図は
更に、画素クロック１６６（ＰＣＬＫ）及びフラット・
パネル画素クロック２００（ＰＣＬＫ２）のタイミング
も示す。
ィスプレイに対する垂直同期信号２０６（ＶＳＹＮＣ）
のタイミングを示す。垂直同期信号２０６は垂直同期信
号１６４（ＰＶＳＹＮＣ）によってトリガされる。図は
更に、画素クロック１６６（ＰＣＬＫ）及びフラット・
パネル画素クロック２００（ＰＣＬＫ２）のタイミング
も示す。
【００５６】以上明細書において、具体的、代表的実施
例を参照して説明したけれども、特許請求の範囲に述べ
た本発明の広範囲の精神と目的からはずれることなく様
々な修正、変更がなされ得ることは明らかである。明細
書及び図面は、従って、例示であり、限定と考えるべき
でない。
例を参照して説明したけれども、特許請求の範囲に述べ
た本発明の広範囲の精神と目的からはずれることなく様
々な修正、変更がなされ得ることは明らかである。明細
書及び図面は、従って、例示であり、限定と考えるべき
でない。
【図１】 プロセッサ、グラフィックス・サブシステ
ム、フラット・パネル・ディスプレイ及びＣＲＴディス
プレイから成るコンピュータ・グラフィックス・システ
ムを示す図。
ム、フラット・パネル・ディスプレイ及びＣＲＴディス
プレイから成るコンピュータ・グラフィックス・システ
ムを示す図。
【図２】 表示プロセッサ、ラムダック回路、カラー・
バッファ回路、電源回路及びビデオ・ランダム・アクセ
ス・メモリ（ＶＲＡＭ）から成るグラフィックス・サブ
システムを示す図。
バッファ回路、電源回路及びビデオ・ランダム・アクセ
ス・メモリ（ＶＲＡＭ）から成るグラフィックス・サブ
システムを示す図。
【図３】 ラムダック回路、プロセッサ、カラー・バッ
ファ回路及びフラット・パネル・ディスプレイの間のイ
ンターフェースを機能的に示す図。
ファ回路及びフラット・パネル・ディスプレイの間のイ
ンターフェースを機能的に示す図。
【図４】 １実施例に対するカラー・バッファ回路を示
す図。
す図。
【図５】 １実施例に対するカラー・フラット・パネル
・ディスプレイのタイミングを示す図。
・ディスプレイのタイミングを示す図。
【図６】 垂直同期信号（ＶＳＹＮＣ）がブランキング
信号によってトリガされるカラー・フラット・パネル・
ディスプレイに対する垂直同期信号のタイミングを示す
図。
信号によってトリガされるカラー・フラット・パネル・
ディスプレイに対する垂直同期信号のタイミングを示す
図。
【図７】 垂直同期信号（ＰＶＳＹＮＣ）によって同期
されたフラット・パネル画素クロック（ＰＣＬＫ２）を
示すタイミング図。
されたフラット・パネル画素クロック（ＰＣＬＫ２）を
示すタイミング図。
【図８】 １実施例に対するモノクローム・フラット・
パネル・ディスプレイを示すタイミング図。
パネル・ディスプレイを示すタイミング図。
【図９】 モノクローム・フラット・パネル・ディスプ
レイに対する垂直同期信号（ＶＳＹＮＣ）のタイミング
を示す図。
レイに対する垂直同期信号（ＶＳＹＮＣ）のタイミング
を示す図。
２０ プロセッサ ２２ グラフィックス・サブシステム ２６ フラット・パネル・ディスプレイ ２８ ＣＲＴディスプレイ ４０ 表示プロセッサ ４２ ラムダック回路（ＲＡＭＤＡＣ） ４４ カラー・バッファ回路
Claims (5)
- 【請求項１】 ＣＲＴディスプレイを駆動するアナログ
・ビデオ・ポート及びフラット・パネル・ディスプレイ
を駆動するディジタル画素出力ポートを有するラムダッ
ク（ｒａｍｄａｃ）回路を含むグラフィックス回路。 - 【請求項２】 フラット・パネル同期信号が画素データ
・ストリームを同期させ、上記フラット・パネル・ディ
スプレイ上に画像を生成するように上記ＣＲＴディスプ
レイに対するビデオ同期信号を上記フラット・パネル・
ディスプレイに対する上記フラット・パネル同期信号に
変換するカラー・バッファ回路を更に含む請求項１に記
載のグラフィックス回路。 - 【請求項３】 ディスプレイ上の表示画像を定義する画
素データ・ストリームを受け取り、 ＣＲＴディスプレイ装置に対するビデオ同期信号を生成
し、 上記ビデオ同期信号をフラット・パネル・ディスプレイ
に対するフラット・パネル同期信号に変換し、 フラット・パネル同期信号が上記画素データ・ストリー
ムを同期させて上記フラット・パネル・ディスプレイ上
に画像を生成するように、上記画素データ・ストリーム
及びフラット・パネル同期信号を上記フラット・パネル
・ディスプレイに転送する、ステップから成るグラフィ
ックス・サブシステムをフラット・パネル・ディスプレ
イにインターフェースさせる方法。 - 【請求項４】 上記画素データ・ストリームに対してカ
ラー・テーブル・ルックアップ機能及びディジタル・ア
ナログ変換機能を実行することによって一組のアナログ
・ビデオ信号を生成し、該ビデオ信号を上記ＣＲＴディ
スプレイが画像を生成するように上記ＣＲＴディスプレ
イに転送するステップを更に含む請求項３に記載のグラ
フィックス・サブシステムをフラット・パネル・ディス
プレイにインターフェースさせる方法。 - 【請求項５】 ディスプレイ装置上の表示画像を指定す
る一組のグラフィックス・データを生成するプロセッサ
と、 上記プロセッサからのグラフィック・データを受け取
り、上記表示画像をフレーム・バッファに表示するグラ
フィックス・サブシステムであって、ＣＲＴディスプレ
イを駆動するアナログ・ビデオ・ポート及びフラット・
パネル・ディスプレイを駆動するディジタル画素出力ポ
ートを提供するラムダック回路を含むグラフィックス・
サブシステムと、を備えたコンピュータ・システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US18852194A | 1994-01-28 | 1994-01-28 | |
| US188521 | 1994-01-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0854865A true JPH0854865A (ja) | 1996-02-27 |
Family
ID=22693506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7031837A Withdrawn JPH0854865A (ja) | 1994-01-28 | 1995-01-30 | フラット・パネル・ディスプレイ・インターフェース |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5608418A (ja) |
| EP (1) | EP0665527B1 (ja) |
| JP (1) | JPH0854865A (ja) |
| DE (1) | DE69509420T2 (ja) |
Families Citing this family (52)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5841418A (en) * | 1995-06-07 | 1998-11-24 | Cirrus Logic, Inc. | Dual displays having independent resolutions and refresh rates |
| US5764201A (en) * | 1996-01-16 | 1998-06-09 | Neomagic Corp. | Multiplexed yuv-movie pixel path for driving dual displays |
| US6542150B1 (en) * | 1996-06-28 | 2003-04-01 | Cirrus Logic, Inc. | Method and apparatus for asynchronous display of graphic images |
| US6057809A (en) * | 1996-08-21 | 2000-05-02 | Neomagic Corp. | Modulation of line-select times of individual rows of a flat-panel display for gray-scaling |
| US6115032A (en) * | 1997-08-11 | 2000-09-05 | Cirrus Logic, Inc. | CRT to FPD conversion/protection apparatus and method |
| US6360014B1 (en) | 1997-09-26 | 2002-03-19 | Matsushita Electric Industrial Co., Ltd. | Image decoding method, image decoding apparatus, and data recording medium |
| US6008821A (en) * | 1997-10-10 | 1999-12-28 | International Business Machines Corporation | Embedded frame buffer system and synchronization method |
| KR100251499B1 (ko) * | 1997-11-25 | 2000-04-15 | 윤종용 | 디스플레이장치의 핫플러깅 구현방법 |
| KR200160668Y1 (ko) | 1997-12-16 | 1999-11-15 | 윤종용 | 평판 디스플레이 장치 및 이를 사용하는 디지탈 데이터 처리 장치 |
| TW475140B (en) | 1998-04-29 | 2002-02-01 | Samsung Electronics Co Ltd | Analog/digital display adapter and a computer system having the same |
| US6138193A (en) * | 1998-06-23 | 2000-10-24 | Compaq Computer Corporation | System for reducing noise in bus having plurality of first and second set of signals and a delay device for delaying propagation of second signals |
| US6894706B1 (en) | 1998-09-18 | 2005-05-17 | Hewlett-Packard Development Company, L.P. | Automatic resolution detection |
| US6670964B1 (en) * | 1998-09-18 | 2003-12-30 | Hewlett-Packard Development Company, L.P. | Automatic scaler mode detection |
| US6295048B1 (en) | 1998-09-18 | 2001-09-25 | Compaq Computer Corporation | Low bandwidth display mode centering for flat panel display controller |
| US6313813B1 (en) | 1999-10-21 | 2001-11-06 | Sony Corporation | Single horizontal scan range CRT monitor |
| US6816138B2 (en) * | 2000-04-27 | 2004-11-09 | Manning Ventures, Inc. | Graphic controller for active matrix addressed bistable reflective cholesteric displays |
| US6850217B2 (en) | 2000-04-27 | 2005-02-01 | Manning Ventures, Inc. | Operating method for active matrix addressed bistable reflective cholesteric displays |
| US6819310B2 (en) | 2000-04-27 | 2004-11-16 | Manning Ventures, Inc. | Active matrix addressed bistable reflective cholesteric displays |
| KR100350019B1 (ko) * | 2000-05-19 | 2002-08-24 | 탑헤드 주식회사 | 다수의 모니터를 구동하기 위한 비디오 신호 처리 시스템 |
| US7123248B1 (en) * | 2002-07-30 | 2006-10-17 | Matrox Electronic Systems Ltd. | Analog multi-display using digital visual interface |
| US7733915B2 (en) * | 2003-05-01 | 2010-06-08 | Genesis Microchip Inc. | Minimizing buffer requirements in a digital video system |
| US8059673B2 (en) * | 2003-05-01 | 2011-11-15 | Genesis Microchip Inc. | Dynamic resource re-allocation in a packet based video display interface |
| US20040218599A1 (en) * | 2003-05-01 | 2004-11-04 | Genesis Microchip Inc. | Packet based video display interface and methods of use thereof |
| US7839860B2 (en) * | 2003-05-01 | 2010-11-23 | Genesis Microchip Inc. | Packet based video display interface |
| US7405719B2 (en) * | 2003-05-01 | 2008-07-29 | Genesis Microchip Inc. | Using packet transfer for driving LCD panel driver electronics |
| US20040221312A1 (en) * | 2003-05-01 | 2004-11-04 | Genesis Microchip Inc. | Techniques for reducing multimedia data packet overhead |
| US7620062B2 (en) * | 2003-05-01 | 2009-11-17 | Genesis Microchips Inc. | Method of real time optimizing multimedia packet transmission rate |
| US7567592B2 (en) * | 2003-05-01 | 2009-07-28 | Genesis Microchip Inc. | Packet based video display interface enumeration method |
| US8068485B2 (en) | 2003-05-01 | 2011-11-29 | Genesis Microchip Inc. | Multimedia interface |
| US7424558B2 (en) * | 2003-05-01 | 2008-09-09 | Genesis Microchip Inc. | Method of adaptively connecting a video source and a video display |
| US20040218624A1 (en) * | 2003-05-01 | 2004-11-04 | Genesis Microchip Inc. | Packet based closed loop video display interface with periodic status checks |
| US20040221315A1 (en) * | 2003-05-01 | 2004-11-04 | Genesis Microchip Inc. | Video interface arranged to provide pixel data independent of a link character clock |
| US8204076B2 (en) * | 2003-05-01 | 2012-06-19 | Genesis Microchip Inc. | Compact packet based multimedia interface |
| US7800623B2 (en) * | 2003-09-18 | 2010-09-21 | Genesis Microchip Inc. | Bypassing pixel clock generation and CRTC circuits in a graphics controller chip |
| US7487273B2 (en) * | 2003-09-18 | 2009-02-03 | Genesis Microchip Inc. | Data packet based stream transport scheduler wherein transport data link does not include a clock line |
| US7613300B2 (en) * | 2003-09-26 | 2009-11-03 | Genesis Microchip Inc. | Content-protected digital link over a single signal line |
| US7634090B2 (en) * | 2003-09-26 | 2009-12-15 | Genesis Microchip Inc. | Packet based high definition high-bandwidth digital content protection |
| WO2006117796A1 (en) * | 2005-05-05 | 2006-11-09 | Dr Janardhana Reddy Degapudi | Laptop computer with a back to back display |
| TWI382388B (zh) * | 2006-05-23 | 2013-01-11 | Au Optronics Corp | 薄膜電晶體液晶顯示器的驅動電路、時序控制器及其驅動方法 |
| US20090094658A1 (en) * | 2007-10-09 | 2009-04-09 | Genesis Microchip Inc. | Methods and systems for driving multiple displays |
| US20090219932A1 (en) * | 2008-02-04 | 2009-09-03 | Stmicroelectronics, Inc. | Multi-stream data transport and methods of use |
| US20090262667A1 (en) * | 2008-04-21 | 2009-10-22 | Stmicroelectronics, Inc. | System and method for enabling topology mapping and communication between devices in a network |
| US20100183004A1 (en) * | 2009-01-16 | 2010-07-22 | Stmicroelectronics, Inc. | System and method for dual mode communication between devices in a network |
| US8760461B2 (en) | 2009-05-13 | 2014-06-24 | Stmicroelectronics, Inc. | Device, system, and method for wide gamut color space support |
| US8429440B2 (en) * | 2009-05-13 | 2013-04-23 | Stmicroelectronics, Inc. | Flat panel display driver method and system |
| US8156238B2 (en) * | 2009-05-13 | 2012-04-10 | Stmicroelectronics, Inc. | Wireless multimedia transport method and apparatus |
| US8860888B2 (en) * | 2009-05-13 | 2014-10-14 | Stmicroelectronics, Inc. | Method and apparatus for power saving during video blanking periods |
| US8582452B2 (en) | 2009-05-18 | 2013-11-12 | Stmicroelectronics, Inc. | Data link configuration by a receiver in the absence of link training data |
| US8370554B2 (en) * | 2009-05-18 | 2013-02-05 | Stmicroelectronics, Inc. | Operation of video source and sink with hot plug detection not asserted |
| US8291207B2 (en) * | 2009-05-18 | 2012-10-16 | Stmicroelectronics, Inc. | Frequency and symbol locking using signal generated clock frequency and symbol identification |
| US8468285B2 (en) * | 2009-05-18 | 2013-06-18 | Stmicroelectronics, Inc. | Operation of video source and sink with toggled hot plug detection |
| US8671234B2 (en) | 2010-05-27 | 2014-03-11 | Stmicroelectronics, Inc. | Level shifting cable adaptor and chip system for use with dual-mode multi-media device |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0695273B2 (ja) * | 1984-12-22 | 1994-11-24 | 株式会社日立製作所 | デイスプレイ制御装置 |
| US4860246A (en) * | 1985-08-07 | 1989-08-22 | Seiko Epson Corporation | Emulation device for driving a LCD with a CRT display |
| JPH084340B2 (ja) * | 1985-08-07 | 1996-01-17 | セイコーエプソン株式会社 | インタ−フエイス装置 |
| US5159683A (en) * | 1986-07-29 | 1992-10-27 | Western Digital Corporation | Graphics controller adapted to automatically sense the type of connected video monitor and configure the control and display signals supplied to the monitor accordingly |
| JPH01248185A (ja) * | 1988-03-30 | 1989-10-03 | Toshiba Corp | ディスプレィコントローラ |
| JP2892010B2 (ja) * | 1988-05-28 | 1999-05-17 | 株式会社東芝 | 表示制御方式 |
| DE68924737T2 (de) * | 1988-08-09 | 1996-05-02 | Seiko Epson Corp | Anzeigesignalgenerator. |
| JP3137367B2 (ja) * | 1990-08-09 | 2001-02-19 | 株式会社東芝 | カラーパネル表示制御システム及びコンピュータシステム |
| DE69227283T2 (de) * | 1991-06-26 | 1999-05-27 | Toshiba Kawasaki Kk | Anzeigesteuersystem zur Bestimmung des Anschlusses eines wahlweisen Anzeigegerätes mittels einer Farbtafel |
| CA2068016A1 (en) * | 1991-07-23 | 1993-01-24 | Wei Kuo | Method and apparatus for processing concurrent pick events |
| JPH06318060A (ja) * | 1991-07-31 | 1994-11-15 | Toshiba Corp | 表示制御装置 |
| FI91923C (fi) * | 1991-09-20 | 1994-08-25 | Icl Personal Systems Oy | Menetelmä näyttöjärjestelmän näyttölaitteen ohjaamiseksi sekä näyttöjärjestelmä ja näyttölaite |
-
1995
- 1995-01-04 EP EP95300022A patent/EP0665527B1/en not_active Expired - Lifetime
- 1995-01-04 DE DE69509420T patent/DE69509420T2/de not_active Expired - Fee Related
- 1995-01-30 JP JP7031837A patent/JPH0854865A/ja not_active Withdrawn
- 1995-05-15 US US08/441,262 patent/US5608418A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0665527A1 (en) | 1995-08-02 |
| US5608418A (en) | 1997-03-04 |
| DE69509420T2 (de) | 1999-12-16 |
| DE69509420D1 (de) | 1999-06-10 |
| EP0665527B1 (en) | 1999-05-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0854865A (ja) | フラット・パネル・ディスプレイ・インターフェース | |
| US4800431A (en) | Video stream processing frame buffer controller | |
| JP2970216B2 (ja) | 画像表示装置およびビデオ画素データを生成するための方法 | |
| US5838389A (en) | Apparatus and method for updating a CLUT during horizontal blanking | |
| EP1285429B1 (en) | A graphics subsystem including a ramdac ic with digital video storage interface for connection to a graphics bus using dma | |
| EP0788048A1 (en) | Display apparatus interface | |
| JPH0792661B2 (ja) | イメージ表示装置 | |
| KR20070090926A (ko) | 스케일 가능한 성능을 위한 그래픽 어댑터의 접속 | |
| JP3166622B2 (ja) | コンピュータ・ディスプレイ用ループバック・ビデオ・プレビュー | |
| US5880741A (en) | Method and apparatus for transferring video data using mask data | |
| JPH04288590A (ja) | Ｃｙｍｋ−ｒｇｂのｒａｍｄａｃ方法及び装置 | |
| JPH06266332A (ja) | 画素データを同期させる回路及び方法 | |
| JP2001067054A (ja) | 表示制御装置およびコンピュータシステム | |
| JP2002032063A (ja) | 液晶表示装置およびウィンドウ表示拡大制御方法 | |
| JPH0934411A (ja) | 画像表示装置および液晶表示コントローラ | |
| JP2773248B2 (ja) | 画像信号処理装置 | |
| TW305039B (en) | An enhanced feature connector for an overlay board | |
| JPH09274475A (ja) | １台のコンピュータに複数台接続可能な表示装置 | |
| JP2002221952A (ja) | 画像データ伝送方法並びに該伝送方法を用いた画像表示システム及び表示装置 | |
| JPH11143380A (ja) | 画像表示装置 | |
| US6538662B2 (en) | Efficient pixel packing | |
| JP2762989B2 (ja) | 画像信号処理装置、画像信号処理システム及び表示システム | |
| JPH08328528A (ja) | 画像処理装置 | |
| JPH08179740A (ja) | 画像データ伝送方法および画像表示装置 | |
| JPH0451091A (ja) | 画像信号発生装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20041014 |