JPH0669160B2 - ブリッジドタップ等化器 - Google Patents
ブリッジドタップ等化器Info
- Publication number
- JPH0669160B2 JPH0669160B2 JP58128819A JP12881983A JPH0669160B2 JP H0669160 B2 JPH0669160 B2 JP H0669160B2 JP 58128819 A JP58128819 A JP 58128819A JP 12881983 A JP12881983 A JP 12881983A JP H0669160 B2 JPH0669160 B2 JP H0669160B2
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- JP
- Japan
- Prior art keywords
- signal
- tap coefficient
- tap
- equalization
- pattern
- Prior art date
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- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03006—Arrangements for removing intersymbol interference
- H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
- H04L25/03019—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception
- H04L25/03057—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception with a recursive structure
- H04L25/0307—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception with a recursive structure using blind adaptation
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Description
【発明の詳細な説明】 （ａ） 発明の技術分野 本発明はブリッジドタップ（先端開放）の線路が付加さ
れている加入者回線に、１バースト中の先頭に弧立的パ
ターンのフレーム同期をとるための同期信号を持つAMI
（Alternate mark inversion）信号の入力信号を、一
定のフレーム周期で送信する場合の、ブリッジドタップ
にて生ずるエコー等による波形の劣化を修正するブリッ
ジドタップ等化器の改良に関する。
れている加入者回線に、１バースト中の先頭に弧立的パ
ターンのフレーム同期をとるための同期信号を持つAMI
（Alternate mark inversion）信号の入力信号を、一
定のフレーム周期で送信する場合の、ブリッジドタップ
にて生ずるエコー等による波形の劣化を修正するブリッ
ジドタップ等化器の改良に関する。
（ｂ） 従来技術と問題点 従来、２つのデータ伝送装置A,B間のデータ伝送が加入
者回線を通して行われるとき、加入者回線にブリッジド
・タップが付加されているとデータ伝送装置ＡまたはＢ
に受信される受信信号には、ブリッジド・タップのエコ
ーによる伝送歪をもったデータ信号が受信される。第１
図（４）は加入者回線を介して送信される１バースト中
の先頭に弧立的パターンのフレーム同期信号を持つAMI
信号を、一定フレーム周期で送信するバースト信号で、
第１図（１）は１バースト信号中のAMI信号を示し
（Ｃ）は弧立的パターンのフレーム同期信号を示し、
（Ａ）はランダムパターン中の弧立的パターンを示し、
（Ｂ）は連続パターンを示す。弧立波的パターン（Ａ）
及び（Ｃ）にエコーによる伝送歪が重畳されると第１図
（２）の実線で示す等化誤差をもった波形が受信され
る。ここで点線部分はエコーの重畳されない受信パター
ンを示す。
者回線を通して行われるとき、加入者回線にブリッジド
・タップが付加されているとデータ伝送装置ＡまたはＢ
に受信される受信信号には、ブリッジド・タップのエコ
ーによる伝送歪をもったデータ信号が受信される。第１
図（４）は加入者回線を介して送信される１バースト中
の先頭に弧立的パターンのフレーム同期信号を持つAMI
信号を、一定フレーム周期で送信するバースト信号で、
第１図（１）は１バースト信号中のAMI信号を示し
（Ｃ）は弧立的パターンのフレーム同期信号を示し、
（Ａ）はランダムパターン中の弧立的パターンを示し、
（Ｂ）は連続パターンを示す。弧立波的パターン（Ａ）
及び（Ｃ）にエコーによる伝送歪が重畳されると第１図
（２）の実線で示す等化誤差をもった波形が受信され
る。ここで点線部分はエコーの重畳されない受信パター
ンを示す。
上記のデータ信号を等化するに際し、ブリッジドタップ
等化器においてはランダムパターン中の弧立波的パター
ンを検出し、その等化誤差の特性によりタップ係数の補
正及び収束判定を行っていた。
等化器においてはランダムパターン中の弧立波的パター
ンを検出し、その等化誤差の特性によりタップ係数の補
正及び収束判定を行っていた。
しかし（Ｂ）の如き11…………１の連続パターンに50％
以上のエコーが重畳されると第１図（３）の実線に示す
波形となり、タイミングT1〜T4においてしきい値Ｌより
の低い値になるため、あたかも0100の弧立波的パターン
の如く検出され、等化誤差のみを見てタップ係数を更新
すべきものを、本来の信号と等化誤差を合わせたものを
見てタップ係数を更新し、誤ったタップ係数に更新する
欠点があった。
以上のエコーが重畳されると第１図（３）の実線に示す
波形となり、タイミングT1〜T4においてしきい値Ｌより
の低い値になるため、あたかも0100の弧立波的パターン
の如く検出され、等化誤差のみを見てタップ係数を更新
すべきものを、本来の信号と等化誤差を合わせたものを
見てタップ係数を更新し、誤ったタップ係数に更新する
欠点があった。
この解決対策として、トレーニング期間を設定して、こ
の期間内に弧立波的信号をトレーニング信号として伝送
し、弧立波的信号の波形歪を等化するようにタップ係数
の補正を行い、トレーニング期間終了により通信を開始
し、その通信中は補正したタップ係数を保持するブリッ
ジドタップ等化器が用いられている。第４図は従来例の
ブリッジドタップ等化器のブロック図、第３図は波形歪
みを受けた孤立波的信号を等化する場合の各部の波形を
示す図である。
の期間内に弧立波的信号をトレーニング信号として伝送
し、弧立波的信号の波形歪を等化するようにタップ係数
の補正を行い、トレーニング期間終了により通信を開始
し、その通信中は補正したタップ係数を保持するブリッ
ジドタップ等化器が用いられている。第４図は従来例の
ブリッジドタップ等化器のブロック図、第３図は波形歪
みを受けた孤立波的信号を等化する場合の各部の波形を
示す図である。
第４図の場合は、通信に先立ち孤立波的信号（0100）を
トレーニング信号として伝送し、第３図（４）〔第１図
の（２）〕に示す如き等化誤差を持つ波形の信号が入力
端子１より入力すると、加算器３を経て判定器４に入力
し、識別タイミング点−T,0,T,2Tにて１レベルか等化誤
差か及びその極性が判定され遅延回路９及び、スイッチ
SWを介してパターン検出回路13に入力する。
トレーニング信号として伝送し、第３図（４）〔第１図
の（２）〕に示す如き等化誤差を持つ波形の信号が入力
端子１より入力すると、加算器３を経て判定器４に入力
し、識別タイミング点−T,0,T,2Tにて１レベルか等化誤
差か及びその極性が判定され遅延回路９及び、スイッチ
SWを介してパターン検出回路13に入力する。
１レベルと判定されると第３図（５）に示す如き基準パ
ルスＰを遅延回路９に入力し、遅延回路９にてＴ／２及
び3T／２遅延された（Ｔは判定器４の識別タイミング周
期）Ｐ（Ｔ／２）,P（3T／２）を演算回路８に入力す
る。
ルスＰを遅延回路９に入力し、遅延回路９にてＴ／２及
び3T／２遅延された（Ｔは判定器４の識別タイミング周
期）Ｐ（Ｔ／２）,P（3T／２）を演算回路８に入力す
る。
一方判定器４にて判定された第３図（４）に示す如き孤
立的パターンの１レベルか等化誤差か及びその極性がパ
ターン検出回路13に入力すると、バイポーラ則違反信号
は無視するので、第３図（４）に示す如き波形歪みを受
けた孤立的パターンでも、孤立的パターンとして検出す
る。
立的パターンの１レベルか等化誤差か及びその極性がパ
ターン検出回路13に入力すると、バイポーラ則違反信号
は無視するので、第３図（４）に示す如き波形歪みを受
けた孤立的パターンでも、孤立的パターンとして検出す
る。
係数制御回路６は、第３図（４）に示す判定器４の識別
タイミングT1,T2のタップ係数C1,C2に求める為に、１レ
ベルの信号と識別タイミングT1の等化誤差の極性が同じ
ならタップ係数回路７のタップ係数C1用のアップダウン
カウンタをアップカウントさせタップ係数を増加する方
向とし、極性が逆ならダウンカウントさせタップ係数を
減ずる方向とし、又１レベルの信号と識別タイミングT2
の等化誤差の極性が同じならタップ係数回路７のタップ
係数C2用のアップダウンカウンタをアップカウントさせ
タップ係数を増加する方向とし、極性が逆ならダウンカ
ウントさせタップ係数を減ずる方向とし演算回路８に入
力させる。
タイミングT1,T2のタップ係数C1,C2に求める為に、１レ
ベルの信号と識別タイミングT1の等化誤差の極性が同じ
ならタップ係数回路７のタップ係数C1用のアップダウン
カウンタをアップカウントさせタップ係数を増加する方
向とし、極性が逆ならダウンカウントさせタップ係数を
減ずる方向とし、又１レベルの信号と識別タイミングT2
の等化誤差の極性が同じならタップ係数回路７のタップ
係数C2用のアップダウンカウンタをアップカウントさせ
タップ係数を増加する方向とし、極性が逆ならダウンカ
ウントさせタップ係数を減ずる方向とし演算回路８に入
力させる。
演算回路８では、Ｔ／２遅延させた基準パルスＰに、タ
ップ係数C1用のアップダウンカウンタの値を、3T／２遅
延させた基準パルスＰに、タップ係数C2用のアップダウ
ンカウンタの値を乗じたものをＤ／Ａ変換器10に入力
し、Ｄ／Ａ変換器10にてアナログ信号とし、加算器３に
入力し、入力端子１より入力する入力信号より減算する
方向に合成させることを、等化誤差が殆ど０になる迄の
時間繰り返させる。この等化誤差が殆ど０になる迄の時
間を定められたトレーニング時間としている。
ップ係数C1用のアップダウンカウンタの値を、3T／２遅
延させた基準パルスＰに、タップ係数C2用のアップダウ
ンカウンタの値を乗じたものをＤ／Ａ変換器10に入力
し、Ｄ／Ａ変換器10にてアナログ信号とし、加算器３に
入力し、入力端子１より入力する入力信号より減算する
方向に合成させることを、等化誤差が殆ど０になる迄の
時間繰り返させる。この等化誤差が殆ど０になる迄の時
間を定められたトレーニング時間としている。
すると第３図の場合は、タップ係数回路７のタップ係数
C1は略１／2,タップ係数C2は略１／４となった時、Ｔ／
２遅延させた基準パルスＰは第３図（６）の如くなり、
3T／２遅延させた基準パルスＰは第３図（７）の如くな
り、演算回路８の出力は第３図（８）に示す如くなる。
C1は略１／2,タップ係数C2は略１／４となった時、Ｔ／
２遅延させた基準パルスＰは第３図（６）の如くなり、
3T／２遅延させた基準パルスＰは第３図（７）の如くな
り、演算回路８の出力は第３図（８）に示す如くなる。
この第３図（８）に示す信号を、Ｄ／Ａ変換器10にてア
ナログ信号（８′）として加算器３にて、第３図（４）
に示す入力信号に減算する方向に合成させると第３図
（９）に示す如く等化された0100の信号となる。
ナログ信号（８′）として加算器３にて、第３図（４）
に示す入力信号に減算する方向に合成させると第３図
（９）に示す如く等化された0100の信号となる。
定められたトレーニング時間を過ぎると、スイッチSWを
点線側とし、タップ係数の更新は行われなくし、以後
は、入力する信号の１レベルを検出すると、この１レベ
ルの基準パルスＰを遅延回路９にてＴ／2,3T／２遅延さ
せたものに、演算回路８にて、タップ係数回路７に保有
しているタップ係数C1,C2を乗じたものを、Ｄ／Ａ変換
器10にてアナログ信号とし、加算器３に入力し、入力端
子１より入力する入力信号より減算する方向に合成させ
ることで等化を行うようにしている。
点線側とし、タップ係数の更新は行われなくし、以後
は、入力する信号の１レベルを検出すると、この１レベ
ルの基準パルスＰを遅延回路９にてＴ／2,3T／２遅延さ
せたものに、演算回路８にて、タップ係数回路７に保有
しているタップ係数C1,C2を乗じたものを、Ｄ／Ａ変換
器10にてアナログ信号とし、加算器３に入力し、入力端
子１より入力する入力信号より減算する方向に合成させ
ることで等化を行うようにしている。
しかしながら通信に先立ってトレーニング期間を設定し
なければならないと共に、通信中に変動する等化誤差を
補正することが出来ない欠点があった。
なければならないと共に、通信中に変動する等化誤差を
補正することが出来ない欠点があった。
（ｃ） 発明の目的 孤立的パターンを送るトレーニング期間が不要で、通信
中に変動する等化誤差も補正することが出来るブリッジ
タップ等化器を提供することを目的とする。
中に変動する等化誤差も補正することが出来るブリッジ
タップ等化器を提供することを目的とする。
（ｄ） 発明の構成 本発明は前記目的を達成するために１バースト中の先頭
に弧立的パターンのフレーム同期信号を持つAMI信号の
入力信号と、遅延回路にて遅延させた該入力信号に、等
化誤差に応じて求めたタップ係数を乗じた信号とを合成
して等化を行うブリッジタップ等化器において、 上記入力信号の同期信号を検出する同期信号検出手段を
設け、同期信号が検出された時等化誤差に応じてタップ
係数を更新し、１バースト中の他の信号に対しても該更
新したタップ係数を用い等化を行う構成とする。
に弧立的パターンのフレーム同期信号を持つAMI信号の
入力信号と、遅延回路にて遅延させた該入力信号に、等
化誤差に応じて求めたタップ係数を乗じた信号とを合成
して等化を行うブリッジタップ等化器において、 上記入力信号の同期信号を検出する同期信号検出手段を
設け、同期信号が検出された時等化誤差に応じてタップ
係数を更新し、１バースト中の他の信号に対しても該更
新したタップ係数を用い等化を行う構成とする。
（ｅ） 発明の実施例 第２図は本発明の実施例のブリッジドタップ等化器のブ
ロック図である。
ロック図である。
第２図で第４図の従来例と異なる点は、第４図のスイッ
チSWは除き、第４図のパターン検出回路13の代わりに同
期信号検出回路５を設けた点であるので、この異なる点
を中心に以下説明する。
チSWは除き、第４図のパターン検出回路13の代わりに同
期信号検出回路５を設けた点であるので、この異なる点
を中心に以下説明する。
判定器４より、１レベルか等化誤差か及びその極性が同
期信号検出回路５に入力すると、バイポーラ則違反信号
も見ながら、フレーム周期で送られてくるバースト信号
の先頭位置にある孤立的パターンであるフレーム同期信
号であればこれを検出し、検出すると係数制御回路6,タ
ップ係数回路7,演算回路8,遅延回路９は第４図で説明せ
る如く動作させ、同期信号が第３図（４）に示す如き信
号であれば、タップ係数回路７のタップ係数C1は略１／
2,タップ係数C2は略１／４となり、演算回路８にて第３
図（８）に示す如き信号を得、Ｄ／Ａ変換器10にてアナ
ログ信号とし、加算器３に入力し、第３図（４）に示す
孤立的パターンより減算する方向に合成し第３図（９）
に示す0100の信号として出力する。
期信号検出回路５に入力すると、バイポーラ則違反信号
も見ながら、フレーム周期で送られてくるバースト信号
の先頭位置にある孤立的パターンであるフレーム同期信
号であればこれを検出し、検出すると係数制御回路6,タ
ップ係数回路7,演算回路8,遅延回路９は第４図で説明せ
る如く動作させ、同期信号が第３図（４）に示す如き信
号であれば、タップ係数回路７のタップ係数C1は略１／
2,タップ係数C2は略１／４となり、演算回路８にて第３
図（８）に示す如き信号を得、Ｄ／Ａ変換器10にてアナ
ログ信号とし、加算器３に入力し、第３図（４）に示す
孤立的パターンより減算する方向に合成し第３図（９）
に示す0100の信号として出力する。
このフレーム同期信号を除いたバースト信号の間は、フ
レーム同期信号は検出されないのでタップ係数の更新は
行わずに、１レベルが検出されると、遅延回路９にて、
基準パルスＰをＴ／2,3T／２遅延させたものに、タップ
係数回路７のタップ係数C1,C2を乗じたものをＤ／Ａ変
換器10にてアナログ信号とし、加算器３に入力し、入力
信号より減算する方向に合成して出力する。
レーム同期信号は検出されないのでタップ係数の更新は
行わずに、１レベルが検出されると、遅延回路９にて、
基準パルスＰをＴ／2,3T／２遅延させたものに、タップ
係数回路７のタップ係数C1,C2を乗じたものをＤ／Ａ変
換器10にてアナログ信号とし、加算器３に入力し、入力
信号より減算する方向に合成して出力する。
次のバースト信号より、同期信号検出回路５にて、孤立
的パターンの同期信号が検出されると、効率的パターン
の波形歪みが上記の場合と異なっていても、等化誤差な
くするよう上記の如く動作する。従って通信中に変化す
る等化誤差も補正出来る。
的パターンの同期信号が検出されると、効率的パターン
の波形歪みが上記の場合と異なっていても、等化誤差な
くするよう上記の如く動作する。従って通信中に変化す
る等化誤差も補正出来る。
（ｆ） 発明の効果 以上説明した如く、本発明によれば、孤立的パターンを
送るトレーニング期間が不要で且つ通信中に変化する等
化誤差も補正出来る効果がある。
送るトレーニング期間が不要で且つ通信中に変化する等
化誤差も補正出来る効果がある。
第１図バースト信号と伝送歪みを示す図、第２図は本発
明の実施例のブリッジドタップ等化器のブロック図、第
３図は波形歪みを受けた孤立波的信号を等化する場合の
各部の波形を示す図、第４図は従来例のブリッジドタッ
プ等化器のブロック図である。 図中、１は入力端子、２は出力端子、３は加算器、４は
判定器、５は同期信号検出回路、６は係数制御回路、７
はタップ係数回路、８は演算回路、９は遅延回路、10は
Ｄ／Ａ変換回路、11,12はブリッジドタップ等化器、13
はパターン検出回路、SWはスイッチを示す。
明の実施例のブリッジドタップ等化器のブロック図、第
３図は波形歪みを受けた孤立波的信号を等化する場合の
各部の波形を示す図、第４図は従来例のブリッジドタッ
プ等化器のブロック図である。 図中、１は入力端子、２は出力端子、３は加算器、４は
判定器、５は同期信号検出回路、６は係数制御回路、７
はタップ係数回路、８は演算回路、９は遅延回路、10は
Ｄ／Ａ変換回路、11,12はブリッジドタップ等化器、13
はパターン検出回路、SWはスイッチを示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中条 孝文 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭55−141834（ＪＰ，Ａ)
Claims (1)
- 【請求項１】１バースト中の先頭に孤立的パターンのフ
レーム同期をとるための同期信号を持つAMI信号の入力
信号と、 遅延回路にて遅延させた該入力信号に、等化誤差に応じ
て求めたタップ係数を乗じた信号とを合成して等化を行
うブリッジドタップ等化器において、上記入力信号の同
期信号を検出する同期信号検出手段を設け、同期信号が
検出された時等化誤差に応じてタップ係数を更新し、１
バースト中の他の信号に対しても該更新したタップ係数
を用い等化を行うようにしたことを特徴とするブリッジ
ドタップ等化器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58128819A JPH0669160B2 (ja) | 1983-07-15 | 1983-07-15 | ブリッジドタップ等化器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58128819A JPH0669160B2 (ja) | 1983-07-15 | 1983-07-15 | ブリッジドタップ等化器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6020645A JPS6020645A (ja) | 1985-02-01 |
| JPH0669160B2 true JPH0669160B2 (ja) | 1994-08-31 |
Family
ID=14994195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58128819A Expired - Lifetime JPH0669160B2 (ja) | 1983-07-15 | 1983-07-15 | ブリッジドタップ等化器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669160B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55141834A (en) * | 1979-04-23 | 1980-11-06 | Hitachi Denshi Ltd | Transmission method of synchronizing signal |
-
1983
- 1983-07-15 JP JP58128819A patent/JPH0669160B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6020645A (ja) | 1985-02-01 |
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