JPH0660010A - 割り込み要求回路 - Google Patents
割り込み要求回路Info
- Publication number
- JPH0660010A JPH0660010A JP23536592A JP23536592A JPH0660010A JP H0660010 A JPH0660010 A JP H0660010A JP 23536592 A JP23536592 A JP 23536592A JP 23536592 A JP23536592 A JP 23536592A JP H0660010 A JPH0660010 A JP H0660010A
- Authority
- JP
- Japan
- Prior art keywords
- serial
- signal
- priority
- interrupt request
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Bus Control (AREA)
Abstract
(57)【要約】
【目的】 優先順位のあるパラレル割り込み要求信号線
をシリアル信号にすることにより、Ｉ／Ｏスロットの信
号線数を削減する。 【構成】 割り込み優先順位はＣＰＵ１内のＩＮＴ７が
最も高く、ＩＮＴ１が一番低い。シリアル変換回路５
ａ，５ｂは、周辺ＩＣ６からの割り込み要求信号を受け
て、それを優先順位を含んだシリアル信号に変換する。
該シリアル変換回路５ａ，５ｂの出力は、オープンコレ
クタタイプであるため、多数のシリアル変換回路からの
出力を一つにまとめることができる。パラレル変換回路
５ａ，５ｂは、優先順位を含んだシリアル信号を元のパ
ラレル信号に変換し直すものである。前記シリアル変換
回路５ａ，５ｂ，パラレル変換回路３は、クロック発生
回路２で作成されたＣＬＫ信号に同期して動作する。
をシリアル信号にすることにより、Ｉ／Ｏスロットの信
号線数を削減する。 【構成】 割り込み優先順位はＣＰＵ１内のＩＮＴ７が
最も高く、ＩＮＴ１が一番低い。シリアル変換回路５
ａ，５ｂは、周辺ＩＣ６からの割り込み要求信号を受け
て、それを優先順位を含んだシリアル信号に変換する。
該シリアル変換回路５ａ，５ｂの出力は、オープンコレ
クタタイプであるため、多数のシリアル変換回路からの
出力を一つにまとめることができる。パラレル変換回路
５ａ，５ｂは、優先順位を含んだシリアル信号を元のパ
ラレル信号に変換し直すものである。前記シリアル変換
回路５ａ，５ｂ，パラレル変換回路３は、クロック発生
回路２で作成されたＣＬＫ信号に同期して動作する。
Description
【０００１】
【産業上の利用分野】本発明は、割り込み要求回路に関
し、より詳細には、コンピュータのＩ／Ｏスロットにお
いて、該Ｉ／Ｏスロットからの割り込み要求信号をＣＰ
Ｕ（中央処理装置）に伝える割り込み要求回路に関す
る。
し、より詳細には、コンピュータのＩ／Ｏスロットにお
いて、該Ｉ／Ｏスロットからの割り込み要求信号をＣＰ
Ｕ（中央処理装置）に伝える割り込み要求回路に関す
る。
【０００２】
【従来の技術】オペレーションパネル部と装置本体の制
御部とのインタフェース回路において、制御ユニットと
オペレーションユニット間のインタフェースを入／出力
ポート制御方式のものがあるが、この制御方式による
と、両ユニット間を接続する信号線の数が多くなり過ぎ
て、配線が繁雑となると共に、多数の配線から放射され
るノイズが多くなるという欠点があった。また、インタ
フェースを、シリアルデータ転送方式のものは、前記両
ユニット間を接続する信号線の数を削減することはでき
るものの、データの転送に時間がかかり過ぎて、オペレ
ーションに対する動作の応答性が悪化するという欠点が
あった。
御部とのインタフェース回路において、制御ユニットと
オペレーションユニット間のインタフェースを入／出力
ポート制御方式のものがあるが、この制御方式による
と、両ユニット間を接続する信号線の数が多くなり過ぎ
て、配線が繁雑となると共に、多数の配線から放射され
るノイズが多くなるという欠点があった。また、インタ
フェースを、シリアルデータ転送方式のものは、前記両
ユニット間を接続する信号線の数を削減することはでき
るものの、データの転送に時間がかかり過ぎて、オペレ
ーションに対する動作の応答性が悪化するという欠点が
あった。
【０００３】この点を解決するために、例えば、特開平
２−２８５７５１号公報に「インタフェース回路」が提
案されている。この公報のものは、制御ユニットとオペ
レーションユニット間のデータの送受は、ＣＰＵの割り
込み処理とは独立にパラレル／シリアル変換部とシリア
ル／パラレル変換部等によって、パラレルデータをシリ
アル信号化して行うため、両ユニット間を接続する信号
線の数を削減できるものである。
２−２８５７５１号公報に「インタフェース回路」が提
案されている。この公報のものは、制御ユニットとオペ
レーションユニット間のデータの送受は、ＣＰＵの割り
込み処理とは独立にパラレル／シリアル変換部とシリア
ル／パラレル変換部等によって、パラレルデータをシリ
アル信号化して行うため、両ユニット間を接続する信号
線の数を削減できるものである。
【０００４】また、コンピュータのＩ／Ｏ（Input／Out
put）スロットからの割り込み要求信号は、例えば、割
り込み優先順位が１から７まであるシステムでは、図５
に示すように、ＩＮＴ１からＩＮＴ７までの割り込み要
求信号それぞれを各Ｉ／Ｏスロットに配置する必要があ
り、Ｉ／Ｏスロットの端子として７本の信号を持つ必要
があった。
put）スロットからの割り込み要求信号は、例えば、割
り込み優先順位が１から７まであるシステムでは、図５
に示すように、ＩＮＴ１からＩＮＴ７までの割り込み要
求信号それぞれを各Ｉ／Ｏスロットに配置する必要があ
り、Ｉ／Ｏスロットの端子として７本の信号を持つ必要
があった。
【０００５】
【発明が解決しようとする課題】前述のように、従来の
割り込み要求回路においては、Ｉ／Ｏスロットの信号線
の数が多くなり過ぎるという問題点があるとともに、複
数の割り込みについては着目していないものであった。
割り込み要求回路においては、Ｉ／Ｏスロットの信号線
の数が多くなり過ぎるという問題点があるとともに、複
数の割り込みについては着目していないものであった。
【０００６】本発明は、このような実情に鑑みてなされ
たもので、優先順位のあるパラレル割り込み要求信号線
をシリアル信号にすることにより、１本のクロック信号
と１本の割り込み要求線のみで、割り込み優先順位を含
んだ割り込み要求を伝えることができるようにした割り
込み要求回路を提供することを目的としている。
たもので、優先順位のあるパラレル割り込み要求信号線
をシリアル信号にすることにより、１本のクロック信号
と１本の割り込み要求線のみで、割り込み優先順位を含
んだ割り込み要求を伝えることができるようにした割り
込み要求回路を提供することを目的としている。
【０００７】
【課題を解決するための手段】本発明は、上記目的を達
成するために、コンピュータのＩ／Ｏスロットからの割
り込み要求回路において、周辺ＩＣからの割り込み要求
信号を優先順位を含んだシリアル信号に変換するシリア
ル変換回路と、該シリアル変換回路により変換されたシ
リアル信号を受けてパラレルに変換し直すパラレル変換
回路とから成り、前記周辺ＩＣからの割り込み要求を、
１本のクロック信号と１本の割り込み要求線のみで優先
順位を付けて送ることができることを特徴とするもので
ある。
成するために、コンピュータのＩ／Ｏスロットからの割
り込み要求回路において、周辺ＩＣからの割り込み要求
信号を優先順位を含んだシリアル信号に変換するシリア
ル変換回路と、該シリアル変換回路により変換されたシ
リアル信号を受けてパラレルに変換し直すパラレル変換
回路とから成り、前記周辺ＩＣからの割り込み要求を、
１本のクロック信号と１本の割り込み要求線のみで優先
順位を付けて送ることができることを特徴とするもので
ある。
【０００８】
【作用】コンピュータのＩ／Ｏスロットからの割り込み
要求回路において、周辺１Ｃからの割り込み要求信号を
優先順位を含んだシリアル信号にシリアル変換回路によ
り変換し、該シリアル変換回路により変換されたシリア
ル信号をパラレル変換回路によりパラレルに変換し直し
することにより、周辺１Ｃからの割り込み要求を１本の
クロック信号と１本の割り込み要求線のみで優先順位を
付けて送ることができる。
要求回路において、周辺１Ｃからの割り込み要求信号を
優先順位を含んだシリアル信号にシリアル変換回路によ
り変換し、該シリアル変換回路により変換されたシリア
ル信号をパラレル変換回路によりパラレルに変換し直し
することにより、周辺１Ｃからの割り込み要求を１本の
クロック信号と１本の割り込み要求線のみで優先順位を
付けて送ることができる。
【０００９】
【実施例】実施例について図面を参照して以下に説明す
る。図１は、本発明による割り込み要求回路の一実施例
を説明するための構成図で、図中、１はＣＰＵ（中央処
理装置）、２はクロック発生回路、３はパラレル変換回
路、４ａは第１のＩ／Ｏスロット、４ｂは第２のＩ／Ｏ
スロット、５ａは第１のシリアル変換回路、５ｂは第２
のシリアル変換回路、６は周辺ＩＣである。割り込み優
先順位はＣＰＵ１内のＩＮＴ７が最も高く、ＩＮＴ１が
一番低い。シリアル変換回路５ａ，５ｂは、周辺ＩＣ６
からの割り込み要求信号を受けて、それを優先順位を含
んだシリアル信号に変換するものである。ＩＮＴＯ１，
ＩＮＴＯ２端子は入出力端子であり、出力としてはオー
プンコレクタタイプであるため、多数のシリアル変換回
路からの出力を一つにまとめることができる。パラレル
変換回路３は、優先順位を含んだシリアル信号を元のパ
ラレル信号に変換し直すものである。シリアル変換回路
５ａ，５ｂ，パラレル変換回路３は、クロック発生回路
２で作成されたＣＬＫ信号に同期して動作する。
る。図１は、本発明による割り込み要求回路の一実施例
を説明するための構成図で、図中、１はＣＰＵ（中央処
理装置）、２はクロック発生回路、３はパラレル変換回
路、４ａは第１のＩ／Ｏスロット、４ｂは第２のＩ／Ｏ
スロット、５ａは第１のシリアル変換回路、５ｂは第２
のシリアル変換回路、６は周辺ＩＣである。割り込み優
先順位はＣＰＵ１内のＩＮＴ７が最も高く、ＩＮＴ１が
一番低い。シリアル変換回路５ａ，５ｂは、周辺ＩＣ６
からの割り込み要求信号を受けて、それを優先順位を含
んだシリアル信号に変換するものである。ＩＮＴＯ１，
ＩＮＴＯ２端子は入出力端子であり、出力としてはオー
プンコレクタタイプであるため、多数のシリアル変換回
路からの出力を一つにまとめることができる。パラレル
変換回路３は、優先順位を含んだシリアル信号を元のパ
ラレル信号に変換し直すものである。シリアル変換回路
５ａ，５ｂ，パラレル変換回路３は、クロック発生回路
２で作成されたＣＬＫ信号に同期して動作する。
【００１０】図２は、シリアル変換回路のＩＮＴ３入力
端子に割り込み要求が発生した場合の動作タイミングチ
ャートであり、図４は、その動作のフローチャートであ
る。シリアル変換回路は、ＣＬＫ信号の立ち上がりでＩ
ＮＴn（ｎ＝１〜７）入力がアクティブになったかどう
か毎回チェックし、アクティブになったら（Ｃ２のタイ
ミングでアクティブになったことを検出）ＩＮＴ０１入
力端子がアクティブかどうかチェックする（Ｃ３）。ア
クティブでなければ、ＩＮＴ０１出力端子をｎクロック
期間アクティブに駆動する（Ｃ４〜Ｃ７）。タイミング
Ｃ８で再度ＩＮＴ０１入力端子がアクティブかどうかを
チェックし、アクティブでなければ、動作を終了する。
アクティブであった場合には、優先順位の高い他のシリ
アル変換回路からの割り込み要求が重なったためである
ので、前記Ｃ３からの動作を再実行する。
端子に割り込み要求が発生した場合の動作タイミングチ
ャートであり、図４は、その動作のフローチャートであ
る。シリアル変換回路は、ＣＬＫ信号の立ち上がりでＩ
ＮＴn（ｎ＝１〜７）入力がアクティブになったかどう
か毎回チェックし、アクティブになったら（Ｃ２のタイ
ミングでアクティブになったことを検出）ＩＮＴ０１入
力端子がアクティブかどうかチェックする（Ｃ３）。ア
クティブでなければ、ＩＮＴ０１出力端子をｎクロック
期間アクティブに駆動する（Ｃ４〜Ｃ７）。タイミング
Ｃ８で再度ＩＮＴ０１入力端子がアクティブかどうかを
チェックし、アクティブでなければ、動作を終了する。
アクティブであった場合には、優先順位の高い他のシリ
アル変換回路からの割り込み要求が重なったためである
ので、前記Ｃ３からの動作を再実行する。
【００１１】割り込み要求が重なった場合の例を以下に
示す。第１のＩ／Ｏスロット４ａにある周辺ＩＣ１及び
ＩＣ２の各割り込み要求信号がそれぞれ割り込み優先順
位２と割り込み優先順位１に接続される。また、第２の
Ｉ／Ｏスロット４ｂにある周辺ＩＣ１及びＩＣ２の各割
り込み要求信号がそれぞれ割り込み優先順位４と割り込
み優先順位３に接続される。優先順位２と優先順位３の
割り込み要求が同時に発生した場合の動作タイミングチ
ャートを図３に示す。優先順位の低いシリアル変換回路
からの割り込み要求は２回繰り返されている様子がわか
る。パラレル変換回路は、優先順位を含んだシリアル信
号を元のパラレル信号に変換し直すもので、何クロック
期間ＩＮＴ信号がアクティブになったかを判別して、そ
れに相当する割り込み要求信号をアクティブにする。
示す。第１のＩ／Ｏスロット４ａにある周辺ＩＣ１及び
ＩＣ２の各割り込み要求信号がそれぞれ割り込み優先順
位２と割り込み優先順位１に接続される。また、第２の
Ｉ／Ｏスロット４ｂにある周辺ＩＣ１及びＩＣ２の各割
り込み要求信号がそれぞれ割り込み優先順位４と割り込
み優先順位３に接続される。優先順位２と優先順位３の
割り込み要求が同時に発生した場合の動作タイミングチ
ャートを図３に示す。優先順位の低いシリアル変換回路
からの割り込み要求は２回繰り返されている様子がわか
る。パラレル変換回路は、優先順位を含んだシリアル信
号を元のパラレル信号に変換し直すもので、何クロック
期間ＩＮＴ信号がアクティブになったかを判別して、そ
れに相当する割り込み要求信号をアクティブにする。
【００１２】
【発明の効果】本発明は、以上説明したような構成され
ているので、以下のような効果を奏する。すなわち、本
発明における割り込み要求回路を利用すれば、１本のク
ロック信号と１本の割り込み要求線のみで割り込み優先
順位を含んだ割り込み要求を伝えることができ、Ｉ／Ｏ
スロットの信号線数を削減できる。
ているので、以下のような効果を奏する。すなわち、本
発明における割り込み要求回路を利用すれば、１本のク
ロック信号と１本の割り込み要求線のみで割り込み優先
順位を含んだ割り込み要求を伝えることができ、Ｉ／Ｏ
スロットの信号線数を削減できる。
【図１】本発明による割り込み要求回路の一実施例を説
明するための構成図である。
明するための構成図である。
【図２】本発明によるシリアル変換回路の動作タイミン
グチャートを示す図である。
グチャートを示す図である。
【図３】本発明によるシリアル変換回路の他の動作を説
明するためのタイミングチャートを示す図である。
明するためのタイミングチャートを示す図である。
【図４】本発明によるシリアル変換回路の動作のフロー
チャートを示す図である。
チャートを示す図である。
【図５】従来の割り込み要求信号回路を示す図である。
１…ＣＰＵ（中央処理装置）、２…クロック発生回路、
３…パラレル変換回路、４ａ…第１のＩ／Ｏスロット、
４ｂ…第２のＩ／Ｏスロット、５ａ…第１のシリアル変
換回路、５ｂ…第２のシリアル変換回路、６…周辺Ｉ
Ｃ。
３…パラレル変換回路、４ａ…第１のＩ／Ｏスロット、
４ｂ…第２のＩ／Ｏスロット、５ａ…第１のシリアル変
換回路、５ｂ…第２のシリアル変換回路、６…周辺Ｉ
Ｃ。
Claims (1)
- 【請求項１】 コンピュータのＩ／Ｏスロットからの割
り込み要求回路において、周辺ＩＣからの割り込み要求
信号を優先順位を含んだシリアル信号に変換するシリア
ル変換回路と、該シリアル変換回路により変換されたシ
リアル信号を受けてパラレルに変換し直すパラレル変換
回路とから成り、前記周辺ＩＣからの割り込み要求を、
１本のクロック信号と１本の割り込み要求線のみで優先
順位を付けて送ることができることを特徴とする割り込
み要求回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23536592A JPH0660010A (ja) | 1992-08-11 | 1992-08-11 | 割り込み要求回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23536592A JPH0660010A (ja) | 1992-08-11 | 1992-08-11 | 割り込み要求回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0660010A true JPH0660010A (ja) | 1994-03-04 |
Family
ID=16985010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23536592A Pending JPH0660010A (ja) | 1992-08-11 | 1992-08-11 | 割り込み要求回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0660010A (ja) |
-
1992
- 1992-08-11 JP JP23536592A patent/JPH0660010A/ja active Pending
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