JP2800767B2 - 割込み制御方式 - Google Patents
割込み制御方式Info
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- JP2800767B2 JP2800767B2 JP8067904A JP6790496A JP2800767B2 JP 2800767 B2 JP2800767 B2 JP 2800767B2 JP 8067904 A JP8067904 A JP 8067904A JP 6790496 A JP6790496 A JP 6790496A JP 2800767 B2 JP2800767 B2 JP 2800767B2
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Description
【０００１】
【発明の属する技術分野】本発明はＣＰＵへの割込み制
御方法及び割込み制御回路に関し、特に複数の割込みを
受付け調停するＣＰＵヘの割込み制御方法及び割込み制
御回路に関する。
御方法及び割込み制御回路に関し、特に複数の割込みを
受付け調停するＣＰＵヘの割込み制御方法及び割込み制
御回路に関する。
【０００２】
【従来の技術】従来の技術では、Ｎヶの割込み発生回路
を収容する場合、その割込み発生回路のＮヶの割込み信
号線を用意しなければならない。
を収容する場合、その割込み発生回路のＮヶの割込み信
号線を用意しなければならない。
【０００３】または特開昭５７−８３８３９号公報で開
示された「割込み要求優先制御方式」のように、信号線
を１つにするために割込み発生要求部を直列に従属接続
（以下デイジーチェインという）して接続を行う。
示された「割込み要求優先制御方式」のように、信号線
を１つにするために割込み発生要求部を直列に従属接続
（以下デイジーチェインという）して接続を行う。
【０００４】
【発明が解決しようとする課題】従来の技術における第
１の問題点は、通常コネクタの信号線に制約があるため
割込み発生部の数が数ヶ程度が限度であった。
１の問題点は、通常コネクタの信号線に制約があるため
割込み発生部の数が数ヶ程度が限度であった。
【０００５】第２の間題点は、デイジーチェインによる
場合は、各割込み発生部が全て信号の中継が可能な状態
であること、また数が多くなると遅延が大きくなるとと
もに固定優先となる欠点があった。
場合は、各割込み発生部が全て信号の中継が可能な状態
であること、また数が多くなると遅延が大きくなるとと
もに固定優先となる欠点があった。
【０００６】第３の間題点は、既存の装置に対して変更
を少なくする必要があるため信号線を増やせない問題が
あった。
を少なくする必要があるため信号線を増やせない問題が
あった。
【０００７】本発明の目的は、ＣＰＵへの多数の割り込
み受付が可能で回路・装置構成の簡易化が図れる割込み
制御方法及び割込み制御回路を提供することにある。
み受付が可能で回路・装置構成の簡易化が図れる割込み
制御方法及び割込み制御回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明のＣＰＵヘの割込
み制御回路は、ＣＰＵヘの割込み制御回路において、割
込み制御回路はそれぞれ１の割込み回線を有する複数の
割込み制御部と、複数の割込み回線からくる割込みを調
停する上位の割込み制御部とから構成され、割込み制御
回路は、割込み要求パルス信号線に対し割込み発生回路
を有する複数の割込み要求部と、割込み要求パルス信号
や割込み応答パルス信号を同期させるためのクロック信
号を発生するクロック生成部と、割込み要求パルス検出
回路とパルス位置検出部とを有する割込み要求パルス検
出部と、割込み発生回路に割り当てられた番号である割
込み要求番号が設定される割込み要求番号レジスタと、
１つの割込み回線内からくる割込みを調停し割込み要求
パルス信号によりＣＰＵバスから割込み要求番号を上位
の割込み制御部へ通知する手段と、割込み応答パルス信
号によりＣＰＵバスから割込み応答番号を割込み応答パ
ルス生成部へ通知する手段とを備える割込み回線制御部
と、ＣＰＵからの割込み応答番号に対応するタイムスロ
ット部分であるパルス位置に、割込み応答パルス信号を
クロック信号に同期させて生成する割込み応答パルス生
成部とから構成され、割込み要求部は、割込みが同時に
発生した時、割込みをクロック信号に同期させて割り込
み要求パルス信号を発生させるとともに、割込み要求番
号に対応するタイムスロット部分であるパルス位置に割
り込み要求パルス信号を送出することにより、複数の割
り込み受付を可能とする手段を備え、割込み要求パルス
検出部は、割り込み要求パルス信号を検出する割込み要
求パルス検出回路と、タイムスロット部分であるパルス
位置を検出するパルス位置検出部と、パルス位置に対応
する割込み要求番号を割込み要求番号レジスタに設定す
るとともに、割込み要求パルス信号によりＣＰＵバスか
ら割込み要求番号を割込み回線制御部へ通知する手段と
を備え、上位の割込み制御部は、複数の割込み回線から
くる割込みを調停し割込み要求パルス信号によりＣＰＵ
バスから割込み要求番号をＣＰＵへ通知する手段と、割
込み応答パルス信号によりＣＰＵバスからＣＰＵからの
割込み応答番号をＣＰＵから受け取る手段と、割込み応
答パルス信号によりＣＰＵバスからＣＰＵからの割込み
応答番号を割込み回線制御部へ通知する手段とを備えて
いる。
み制御回路は、ＣＰＵヘの割込み制御回路において、割
込み制御回路はそれぞれ１の割込み回線を有する複数の
割込み制御部と、複数の割込み回線からくる割込みを調
停する上位の割込み制御部とから構成され、割込み制御
回路は、割込み要求パルス信号線に対し割込み発生回路
を有する複数の割込み要求部と、割込み要求パルス信号
や割込み応答パルス信号を同期させるためのクロック信
号を発生するクロック生成部と、割込み要求パルス検出
回路とパルス位置検出部とを有する割込み要求パルス検
出部と、割込み発生回路に割り当てられた番号である割
込み要求番号が設定される割込み要求番号レジスタと、
１つの割込み回線内からくる割込みを調停し割込み要求
パルス信号によりＣＰＵバスから割込み要求番号を上位
の割込み制御部へ通知する手段と、割込み応答パルス信
号によりＣＰＵバスから割込み応答番号を割込み応答パ
ルス生成部へ通知する手段とを備える割込み回線制御部
と、ＣＰＵからの割込み応答番号に対応するタイムスロ
ット部分であるパルス位置に、割込み応答パルス信号を
クロック信号に同期させて生成する割込み応答パルス生
成部とから構成され、割込み要求部は、割込みが同時に
発生した時、割込みをクロック信号に同期させて割り込
み要求パルス信号を発生させるとともに、割込み要求番
号に対応するタイムスロット部分であるパルス位置に割
り込み要求パルス信号を送出することにより、複数の割
り込み受付を可能とする手段を備え、割込み要求パルス
検出部は、割り込み要求パルス信号を検出する割込み要
求パルス検出回路と、タイムスロット部分であるパルス
位置を検出するパルス位置検出部と、パルス位置に対応
する割込み要求番号を割込み要求番号レジスタに設定す
るとともに、割込み要求パルス信号によりＣＰＵバスか
ら割込み要求番号を割込み回線制御部へ通知する手段と
を備え、上位の割込み制御部は、複数の割込み回線から
くる割込みを調停し割込み要求パルス信号によりＣＰＵ
バスから割込み要求番号をＣＰＵへ通知する手段と、割
込み応答パルス信号によりＣＰＵバスからＣＰＵからの
割込み応答番号をＣＰＵから受け取る手段と、割込み応
答パルス信号によりＣＰＵバスからＣＰＵからの割込み
応答番号を割込み回線制御部へ通知する手段とを備えて
いる。
【０００９】また、タイムスロット部分を使用しないで
割り込み受付を可能とする方式に割込み要求パルス信号
線毎に切り替える、モード切替部を備えていてもよい。
割り込み受付を可能とする方式に割込み要求パルス信号
線毎に切り替える、モード切替部を備えていてもよい。
【００１０】ＣＰＵヘの割込み制御回路によるＣＰＵヘ
の割込み制御方法は、上述のＣＰＵヘの割込み制御回路
によるＣＰＵヘの割込み制御方法において、割込み要求
部は、割込みが同時に発生した時、割込みをクロック信
号に同期させて割り込み要求パルス信号を発生させると
ともに、割込み発生回路に割り当てられた番号である割
込み要求番号に対応するタイムスロット部分であるパル
ス位置に割り込み要求パルス信号を送出することによ
り、複数の割り込み受付を可能とし、割込み要求パルス
検出部は、割込み要求パルス検出回路により割り込み要
求パルス信号を検出し、パルス位置検出部によりタイム
スロット部分であるパルス位置を検出し、パルス位置に
対応する割込み要求番号を割込み要求番号レジスタに設
定するとともに、割込み要求パルス信号によりＣＰＵバ
スから割込み要求番号を割込み回線制御部へ通知し、割
込み回線制御部は、１つの割込み回線内からくる割込み
を調停し割込み要求パルス信号によりＣＰＵバスから割
込み要求番号を上位の割込み制御部へ通知し、上位の割
込み制御部は、複数の割込み回線からくる割込みを調停
し割込み要求パルス信号によりＣＰＵバスから割込み要
求番号をＣＰＵへ通知し、ＣＰＵは、割込み応答パルス
信号によりＣＰＵバスからＣＰＵからの割込み応答番号
を上位の割込み制御部へ通知し、上位の割込み制御部
は、割込み応答パルス信号によりＣＰＵバスからＣＰＵ
からの割込み応答番号を割込み回線制御部へ通知し、割
込み回線制御部は、割込み応答パルス信号によりＣＰＵ
バスから割込み応答番号を割込み応答パルス生成部へ通
知し、割込み応答パルス生成部は、ＣＰＵからの割込み
応答番号に対応するタイムスロット部分であるパルス位
置に、割込み応答パルス信号をクロック信号に同期させ
て生成する。
の割込み制御方法は、上述のＣＰＵヘの割込み制御回路
によるＣＰＵヘの割込み制御方法において、割込み要求
部は、割込みが同時に発生した時、割込みをクロック信
号に同期させて割り込み要求パルス信号を発生させると
ともに、割込み発生回路に割り当てられた番号である割
込み要求番号に対応するタイムスロット部分であるパル
ス位置に割り込み要求パルス信号を送出することによ
り、複数の割り込み受付を可能とし、割込み要求パルス
検出部は、割込み要求パルス検出回路により割り込み要
求パルス信号を検出し、パルス位置検出部によりタイム
スロット部分であるパルス位置を検出し、パルス位置に
対応する割込み要求番号を割込み要求番号レジスタに設
定するとともに、割込み要求パルス信号によりＣＰＵバ
スから割込み要求番号を割込み回線制御部へ通知し、割
込み回線制御部は、１つの割込み回線内からくる割込み
を調停し割込み要求パルス信号によりＣＰＵバスから割
込み要求番号を上位の割込み制御部へ通知し、上位の割
込み制御部は、複数の割込み回線からくる割込みを調停
し割込み要求パルス信号によりＣＰＵバスから割込み要
求番号をＣＰＵへ通知し、ＣＰＵは、割込み応答パルス
信号によりＣＰＵバスからＣＰＵからの割込み応答番号
を上位の割込み制御部へ通知し、上位の割込み制御部
は、割込み応答パルス信号によりＣＰＵバスからＣＰＵ
からの割込み応答番号を割込み回線制御部へ通知し、割
込み回線制御部は、割込み応答パルス信号によりＣＰＵ
バスから割込み応答番号を割込み応答パルス生成部へ通
知し、割込み応答パルス生成部は、ＣＰＵからの割込み
応答番号に対応するタイムスロット部分であるパルス位
置に、割込み応答パルス信号をクロック信号に同期させ
て生成する。
【００１１】従って本発明により、割込みが同時に発生
した時、割込み要求信号線はＮ本とし、各々の１本の信
号線内をタイムスロットによりＭヶに分割し、割り込み
発生回路の割り込みパルス位置（Ｍ）により識別するこ
とにより、最大Ｎ×Ｍヶまで複数の割り込み受付が可能
となる。
した時、割込み要求信号線はＮ本とし、各々の１本の信
号線内をタイムスロットによりＭヶに分割し、割り込み
発生回路の割り込みパルス位置（Ｍ）により識別するこ
とにより、最大Ｎ×Ｍヶまで複数の割り込み受付が可能
となる。
【００１２】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明の実施の形態
のブロック構成図、図２は割込み回線１の割込み要求信
号のタイミング図である。
て図面を参照して説明する。図１は本発明の実施の形態
のブロック構成図、図２は割込み回線１の割込み要求信
号のタイミング図である。
【００１３】図中符号１は割込み回線１の割込み制御
部、１０はクロック生成部、１１は割込み要求パルス検
出部＃１、１２は割込み要求番号レジスタ＃１、１３は
割込み応答パルス生成部＃１、１４は割込み回線１制御
部＃１、１５は割込み要求部１、１６は割込み要求部
２、１７は割込み要求部Ｍ、２０は上位の割込み制御
部、１０１は割込み要求パルス検出部＃１への割込み回
線１の割込み要求パルス信号、１０２は割込み応答パル
ス生成部＃１からの割込み応答パルス信号、２０１は割
込み回線１制御部ヘの割込み回線１の割込み要求パルス
信号、２０２は割込み回線１制御部からの割込み応答パ
ルス信号、３０１は上位の割込み制御部ヘの割込み回線
１の割込み要求パルス信号、３０２は上位の割込み制御
部からの割込み応答パルス信号、４０１はＣＰＵヘの割
込み要求パルス信号、４０２はＣＰＵからの割込み応答
パルス信号、５０１はＣＰＵバス、６００はクロック信
号、Ｎは割込み回線Ｎの割込み制御部である。
部、１０はクロック生成部、１１は割込み要求パルス検
出部＃１、１２は割込み要求番号レジスタ＃１、１３は
割込み応答パルス生成部＃１、１４は割込み回線１制御
部＃１、１５は割込み要求部１、１６は割込み要求部
２、１７は割込み要求部Ｍ、２０は上位の割込み制御
部、１０１は割込み要求パルス検出部＃１への割込み回
線１の割込み要求パルス信号、１０２は割込み応答パル
ス生成部＃１からの割込み応答パルス信号、２０１は割
込み回線１制御部ヘの割込み回線１の割込み要求パルス
信号、２０２は割込み回線１制御部からの割込み応答パ
ルス信号、３０１は上位の割込み制御部ヘの割込み回線
１の割込み要求パルス信号、３０２は上位の割込み制御
部からの割込み応答パルス信号、４０１はＣＰＵヘの割
込み要求パルス信号、４０２はＣＰＵからの割込み応答
パルス信号、５０１はＣＰＵバス、６００はクロック信
号、Ｎは割込み回線Ｎの割込み制御部である。
【００１４】図１に示すように、本発明のＣＰＵヘの割
込み制御回路は、それぞれ１の割込み回線を有する複数
の割込み制御部１、２、・・・、Ｎと、複数の割込み回
線１、２、・・・、Ｎからくる割込みを調停する上位の
割込み制御部２０とから構成されている。即ち、上位の
割込み制御部２０は、割込み回線１の割込み制御部１、
割込み回線２の割込み制御部２、・・・、割込み回線Ｎ
の割込み制御部Ｎからくる割込みを調停する。
込み制御回路は、それぞれ１の割込み回線を有する複数
の割込み制御部１、２、・・・、Ｎと、複数の割込み回
線１、２、・・・、Ｎからくる割込みを調停する上位の
割込み制御部２０とから構成されている。即ち、上位の
割込み制御部２０は、割込み回線１の割込み制御部１、
割込み回線２の割込み制御部２、・・・、割込み回線Ｎ
の割込み制御部Ｎからくる割込みを調停する。
【００１５】割込み回線１の割込み制御部１は、クロッ
ク生成部１０、割込み要求パルス検出部＃１ １１、割
込み要求番号レジスタ＃１ １２、割込み応答パルス生
成部＃１ １３、割込み回線１制御部＃１ １４、割込
み要求部１ １５、割込み要求部２ １６、割込み要求
部３、・・・、割込み要求部Ｍ１７から構成されてい
る。
ク生成部１０、割込み要求パルス検出部＃１ １１、割
込み要求番号レジスタ＃１ １２、割込み応答パルス生
成部＃１ １３、割込み回線１制御部＃１ １４、割込
み要求部１ １５、割込み要求部２ １６、割込み要求
部３、・・・、割込み要求部Ｍ１７から構成されてい
る。
【００１６】割込み要求部１、２、・・・、Ｍは、割込
み要求パルス信号線に対する割込み発生回路を有する。
割込み要求パルス検出部＃１ １１は割込み要求パルス
検出回路とパルス位置検出部とを有する。
み要求パルス信号線に対する割込み発生回路を有する。
割込み要求パルス検出部＃１ １１は割込み要求パルス
検出回路とパルス位置検出部とを有する。
【００１７】図２に示すように、割込み要求部１、２、
・・・、Ｍでは、割込みが同時に発生した時、割込み要
求パルス信号１０１をクロック信号６００に同期し、か
つ、割込み発生回路に割り当てられた番号である割込み
要求番号（Ｍ）に対応するタイムスロット部分に割り込
み要求パルス信号１０１をアクテイブとすることにより
要求する。即ち、割込み要求番号（Ｍ）に対応するタイ
ムスロット部分であるパルス位置（Ｍ）に割り込み要求
パルス信号１０１を送出することにより、複数の割り込
み受付を可能とする。
・・・、Ｍでは、割込みが同時に発生した時、割込み要
求パルス信号１０１をクロック信号６００に同期し、か
つ、割込み発生回路に割り当てられた番号である割込み
要求番号（Ｍ）に対応するタイムスロット部分に割り込
み要求パルス信号１０１をアクテイブとすることにより
要求する。即ち、割込み要求番号（Ｍ）に対応するタイ
ムスロット部分であるパルス位置（Ｍ）に割り込み要求
パルス信号１０１を送出することにより、複数の割り込
み受付を可能とする。
【００１８】割込み要求パルス検出部＃１ １１は、割
込み要求パルス検出回路により割り込み要求パルス信号
１０１を検出し、パルス位置検出部によりタイムスロッ
ト部分であるパルス位置（Ｍ）を検出し、パルス位置
（Ｍ）に対応する割込み要求番号（Ｍ）を割込み要求番
号レジスタ＃１ １２に設定するとともに、割込み要求
パルス信号２０１によりＣＰＵバス５０１から割込み要
求番号（Ｍ）を割込み回線１制御部＃１ １４へ通知す
る。
込み要求パルス検出回路により割り込み要求パルス信号
１０１を検出し、パルス位置検出部によりタイムスロッ
ト部分であるパルス位置（Ｍ）を検出し、パルス位置
（Ｍ）に対応する割込み要求番号（Ｍ）を割込み要求番
号レジスタ＃１ １２に設定するとともに、割込み要求
パルス信号２０１によりＣＰＵバス５０１から割込み要
求番号（Ｍ）を割込み回線１制御部＃１ １４へ通知す
る。
【００１９】割込み回線１制御部＃１ １４は、１つの
割込み回線１内からくる割込みを調停し割込み要求パル
ス信号３０１によりＣＰＵバス５０１から割込み要求番
号（Ｍ）を上位の割込み制御部２０へ通知する。
割込み回線１内からくる割込みを調停し割込み要求パル
ス信号３０１によりＣＰＵバス５０１から割込み要求番
号（Ｍ）を上位の割込み制御部２０へ通知する。
【００２０】上位の割込み制御部２０は、複数の割込み
回線１、２、・・・、Ｎからくる割込み回線Ｎ本間の調
停をし、割込み要求パルス信号４０１によりＣＰＵバス
５０１から割込み要求番号（Ｍ）をＣＰＵへ通知する。
回線１、２、・・・、Ｎからくる割込み回線Ｎ本間の調
停をし、割込み要求パルス信号４０１によりＣＰＵバス
５０１から割込み要求番号（Ｍ）をＣＰＵへ通知する。
【００２１】ＣＰＵは割込み応答パルス信号４０２によ
りＣＰＵバス５０１からＣＰＵからの割込み応答番号
（Ｍ）を上位の割込み制御部２０へ通知する。
りＣＰＵバス５０１からＣＰＵからの割込み応答番号
（Ｍ）を上位の割込み制御部２０へ通知する。
【００２２】上位の割込み制御部２０は割込み応答パル
ス信号３０２によりＣＰＵバス５０１からＣＰＵからの
割込み応答番号（Ｍ）を割込み回線１制御部＃１ １４
へ通知する。
ス信号３０２によりＣＰＵバス５０１からＣＰＵからの
割込み応答番号（Ｍ）を割込み回線１制御部＃１ １４
へ通知する。
【００２３】割込み回線１制御部＃１ １４は、割込み
応答パルス信号２０２によりＣＰＵバス５０１から割込
み応答番号（Ｍ）を割込み応答パルス生成部＃１ １３
へ通知する。
応答パルス信号２０２によりＣＰＵバス５０１から割込
み応答番号（Ｍ）を割込み応答パルス生成部＃１ １３
へ通知する。
【００２４】割込み応答パルス生成部＃１ １３は、Ｃ
ＰＵからの割込み応答番号（Ｍ）に対応するタイムスロ
ット部分であるパルス位置（Ｍ）に、割込み応答パルス
信号１０２をクロック信号６００に同期させて生成す
る。
ＰＵからの割込み応答番号（Ｍ）に対応するタイムスロ
ット部分であるパルス位置（Ｍ）に、割込み応答パルス
信号１０２をクロック信号６００に同期させて生成す
る。
【００２５】また、モード切替部を備えることにより、
タイムスロット部分を使用しないで割り込み受付を可能
とする従来の方式に割込み要求パルス信号線毎に切り替
えることができる。
タイムスロット部分を使用しないで割り込み受付を可能
とする従来の方式に割込み要求パルス信号線毎に切り替
えることができる。
【００２６】
【発明の効果】以上説明したように本発明は、割込みが
同時に発生した時、割込み要求信号線はＮ本とし、各々
の１本の信号線内をタイムスロットによりＭヶに分割
し、割り込み発生回路の割り込みパルス位置（Ｍ）によ
り識別することにより、最大Ｎ×Ｍヶまで複数の割り込
み受付が可能となるという効果がある。
同時に発生した時、割込み要求信号線はＮ本とし、各々
の１本の信号線内をタイムスロットによりＭヶに分割
し、割り込み発生回路の割り込みパルス位置（Ｍ）によ
り識別することにより、最大Ｎ×Ｍヶまで複数の割り込
み受付が可能となるという効果がある。
【００２７】また、回路・装置構成の簡易化が図れるの
で割込み要求受付遅延を少なくするという効果がある。
で割込み要求受付遅延を少なくするという効果がある。
【００２８】こうしてＣＰＵへの多数の割り込み受付が
可能で回路・装置構成の簡易化が図れる割込み制御回路
及び該割込み制御回路によるＣＰＵへの割込み制御方法
を実現できる。
可能で回路・装置構成の簡易化が図れる割込み制御回路
及び該割込み制御回路によるＣＰＵへの割込み制御方法
を実現できる。
【図１】本発明の実施の形態のブロック構成図である。
【図２】割込み回線１の割込み要求パルス信号のタイミ
ング図である。
ング図である。
１ 割込み回線１の割込み制御部 １０ クロック生成部 １１ 割込み要求パルス検出部＃１ １２ 割込み要求番号レジスタ＃１ １３ 割込み応答パルス生成部＃１ １４ 割込み回線１制御部＃１ １５ 割込み要求部１ １６ 割込み要求部２ １７ 割込み要求部Ｍ ２０ 上位の割込み制御部 １０１ 割込み要求パルス検出部＃１への割込み回線
１の割込み要求パルス信号 １０２ 割込み応答パルス生成部＃１からの割込み応
答パルス信号 ２０１ 割込み回線１制御部ヘの割込み回線１の割込
み要求パルス信号 ２０２ 割込み回線１制御部からの割込み応答パルス
信号 ３０１ 割込み制御部ヘの割込み回線１の割込み要求
パルス信号 ３０２ 割込み制御部からの割込み応答パルス信号 ４０１ ＣＰＵヘの割込み要求パルス信号 ４０２ ＣＰＵからの割込み応答パルス信号 ５０１ ＣＰＵバス ６００ クロック信号 Ｎ 割込み回線Ｎの割込み制御部
１の割込み要求パルス信号 １０２ 割込み応答パルス生成部＃１からの割込み応
答パルス信号 ２０１ 割込み回線１制御部ヘの割込み回線１の割込
み要求パルス信号 ２０２ 割込み回線１制御部からの割込み応答パルス
信号 ３０１ 割込み制御部ヘの割込み回線１の割込み要求
パルス信号 ３０２ 割込み制御部からの割込み応答パルス信号 ４０１ ＣＰＵヘの割込み要求パルス信号 ４０２ ＣＰＵからの割込み応答パルス信号 ５０１ ＣＰＵバス ６００ クロック信号 Ｎ 割込み回線Ｎの割込み制御部
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 9/46 G06F 13/24 G06F 13/14
Claims (3)
- 【請求項１】 ＣＰＵヘの割込み制御回路において、 該割込み制御回路はそれぞれ１つの割込み回線を有する
複数の割込み制御部と、複数の割込み回線からくる割込
みを調停する上位の割込み制御部とから構成され、 前記割込み制御部は、 割込み要求パルス信号線に対し割込み発生回路を有する
複数の割込み要求部と、 割込み要求パルス信号や割込み応答パルス信号を同期さ
せるためのクロック信号を発生するクロック生成部と、 割込み要求パルス検出回路とパルス位置検出部とを有す
る割込み要求パルス検出部と、 前記割込み発生回路に割り当てられた番号である割込み
要求番号が設定される割込み要求番号レジスタと、 １つの割込み回線内からくる割込みを調停し前記割込み
要求パルス信号によりＣＰＵバスから前記割込み要求番
号を前記上位の割込み制御部へ通知する手段と、割込み
応答パルス信号により前記ＣＰＵバスから割込み応答番
号を割込み応答パルス生成部へ通知する手段とを備える
割込み回線制御部と、 ＣＰＵからの前記割込み応答番号に対応するタイムスロ
ット部分であるパルス位置に、前記割込み応答パルス信
号を前記クロック信号に同期させて生成する割込み応答
パルス生成部とから構成され、 前記割込み要求部は、割込みが同時に発生した時、前記
割込みを前記クロック信号に同期させて割り込み要求パ
ルス信号を発生させるとともに、前記割込み要求番号に
対応するタイムスロット部分であるパルス位置に前記割
り込み要求パルス信号を送出することにより、複数の割
り込み受付を可能とする手段を備え、 前記割込み要求パルス検出部は、 前記割り込み要求パルス信号を検出する前記割込み要求
パルス検出回路と、 前記タイムスロット部分であるパルス位置を検出する前
記パルス位置検出部と、 前記パルス位置に対応する前記割込み要求番号を前記割
込み要求番号レジスタに設定するとともに、前記割込み
要求パルス信号により前記ＣＰＵバスから前記割込み要
求番号を前記割込み回線制御部へ通知する手段とを備
え、 前記上位の割込み制御部は、 複数の割込み回線からくる割込みを調停し前記割込み要
求パルス信号により前記ＣＰＵバスから前記割込み要求
番号を前記ＣＰＵへ通知する手段と、 前記割込み応答パルス信号により前記ＣＰＵバスから前
記ＣＰＵからの前記割込み応答番号を前記ＣＰＵから受
け取る手段と、 前記割込み応答パルス信号により前記ＣＰＵバスから前
記ＣＰＵからの前記割込み応答番号を前記割込み回線制
御部へ通知する手段とを備えていることを特徴とするＣ
ＰＵヘの割込み制御回路。 - 【請求項２】 請求項１記載のＣＰＵヘの割込み制御回
路において、 前記タイムスロット部分を使用しないで割り込み受付を
可能とする方式に前記割込み要求パルス信号線毎に切り
替える、モード切替部を備えていることを特徴とするＣ
ＰＵヘの割込み制御回路。 - 【請求項３】 請求項１または請求項２記載のＣＰＵヘ
の割込み制御回路によるＣＰＵヘの割込み制御方法にお
いて、 前記割込み要求部は、割込みが同時に発生した時、前記
割込みを前記クロック信号に同期させて割り込み要求パ
ルス信号を発生させるとともに、前記割込み発生回路に
割り当てられた番号である前記割込み要求番号に対応す
るタイムスロット部分であるパルス位置に前記割り込み
要求パルス信号を送出することにより、複数の割り込み
受付を可能とし、 前記割込み要求パルス検出部は、 前記割込み要求パルス検出回路により前記割り込み要求
パルス信号を検出し、 前記パルス位置検出部により前記タイムスロット部分で
あるパルス位置を検出し、 前記パルス位置に対応する前記割込み要求番号を前記割
込み要求番号レジスタに設定するとともに、前記割込み
要求パルス信号により前記ＣＰＵバスから前記割込み要
求番号を前記割込み回線制御部へ通知し、 前記割込み回線制御部は、１つの割込み回線内からくる
割込みを調停し前記割込み要求パルス信号により前記Ｃ
ＰＵバスから前記割込み要求番号を上位の割込み制御部
へ通知し、 前記上位の割込み制御部は、複数の割込み回線からくる
割込みを調停し前記割込み要求パルス信号により前記Ｃ
ＰＵバスから前記割込み要求番号を前記ＣＰＵへ通知
し、 前記ＣＰＵは割込み応答パルス信号により前記ＣＰＵバ
スから前記ＣＰＵからの割込み応答番号を上位の割込み
制御部へ通知し、 前記上位の割込み制御部は、割込み応答パルス信号によ
り前記ＣＰＵバスから前記ＣＰＵからの割込み応答番号
を前記割込み回線制御部へ通知し、 前記割込み回線制御部は、前記割込み応答パルス信号に
より前記ＣＰＵバスから前記割込み応答番号を前記割込
み応答パルス生成部へ通知し、 前記割込み応答パルス生成部は、前記ＣＰＵからの前記
割込み応答番号に対応するタイムスロット部分であるパ
ルス位置に、前記割込み応答パルス信号を前記クロック
信号に同期させて生成することを特徴とするＣＰＵヘの
割込み制御回路によるＣＰＵヘの割込み制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8067904A JP2800767B2 (ja) | 1996-03-25 | 1996-03-25 | 割込み制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8067904A JP2800767B2 (ja) | 1996-03-25 | 1996-03-25 | 割込み制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09258988A JPH09258988A (ja) | 1997-10-03 |
| JP2800767B2 true JP2800767B2 (ja) | 1998-09-21 |
Family
ID=13358359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8067904A Expired - Lifetime JP2800767B2 (ja) | 1996-03-25 | 1996-03-25 | 割込み制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2800767B2 (ja) |
-
1996
- 1996-03-25 JP JP8067904A patent/JP2800767B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09258988A (ja) | 1997-10-03 |
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