JPS60110060A - デ−タ送信制御方式 - Google Patents
デ−タ送信制御方式Info
- Publication number
- JPS60110060A JPS60110060A JP58219226A JP21922683A JPS60110060A JP S60110060 A JPS60110060 A JP S60110060A JP 58219226 A JP58219226 A JP 58219226A JP 21922683 A JP21922683 A JP 21922683A JP S60110060 A JPS60110060 A JP S60110060A
- Authority
- JP
- Japan
- Prior art keywords
- transmission
- data
- processing device
- interrupt signal
- buffers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer And Data Communications (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
＋８１ 発明の技術分野
本発明はデータ送信制御方式に係り、特にデータ送信部
へ送信データの供給を行う処理装置側の負荷を軽減でき
るデータ送信制御方式に関する。
へ送信データの供給を行う処理装置側の負荷を軽減でき
るデータ送信制御方式に関する。
″（ｈ） 従来技術と問題点
例えば回線を介してデータ送受信を行う機能を有するデ
ータ処理装置においては、処理装置とは別個に回線−に
のデータのやりとりを行うデータ送信／受信部が設けら
れる。特にデータ送信機能について云えば、データ送信
部に複数の送信バッファを設け、処理装置から出力され
る送信データのバッファリングを行っている。
ータ処理装置においては、処理装置とは別個に回線−に
のデータのやりとりを行うデータ送信／受信部が設けら
れる。特にデータ送信機能について云えば、データ送信
部に複数の送信バッファを設け、処理装置から出力され
る送信データのバッファリングを行っている。
またデータ送信部は、送信バッファにセットされた送信
データを例えばビットシリアルで回線上に送出する。そ
して単位の送信バッファに格納さる。一方処理装置にお
いては、データ送信部からのバッファ・エンプティ（Ｅ
ｍｐ ｔ ｙ）割込信号によって、実行中の処理（メイ
ンルーチン）を中断して、単位の送信データを空になっ
た送信バッファへ書込むことになる。
データを例えばビットシリアルで回線上に送出する。そ
して単位の送信バッファに格納さる。一方処理装置にお
いては、データ送信部からのバッファ・エンプティ（Ｅ
ｍｐ ｔ ｙ）割込信号によって、実行中の処理（メイ
ンルーチン）を中断して、単位の送信データを空になっ
た送信バッファへ書込むことになる。
このように従来では、バッファエンプティ割込が中位の
送信バッファのデータ送出終了毎に処理装置へ与えられ
るものであった。従って、送信データ早が多くなればな
る程、処理装置における上述しに割込処理の時間が多く
なり、処理装置のデータ送信制御におりる負荷の増大、
ひいてはデータ処理装置全体のデータ処理の非効率化を
招く欠点があった。
送信バッファのデータ送出終了毎に処理装置へ与えられ
るものであった。従って、送信データ早が多くなればな
る程、処理装置における上述しに割込処理の時間が多く
なり、処理装置のデータ送信制御におりる負荷の増大、
ひいてはデータ処理装置全体のデータ処理の非効率化を
招く欠点があった。
（Ｃ）発明の目的
本発明の目的は上述した従来の欠点を取除くべく、処理
装置におけるデータ送信時の割込処理の負荷を軽減し、
データ処理効率の向上を図ることが可能となるデータ送
信制御方式をＩに供するにある。
装置におけるデータ送信時の割込処理の負荷を軽減し、
データ処理効率の向上を図ることが可能となるデータ送
信制御方式をＩに供するにある。
（ｄｉ 発明の構成
」−記目的を達成するため本発明においては、データ送
信部からのバッファエンプティ割込信号の回数を見かけ
−１−少なくするための遅延手段を設け、：’ｔ’ｌ込
信号全信号１（位或いはそれ以上の送信バッファデータ
送出時間に対応する期間だけ遅延するようにして、２つ
以−ヒの送信バッファが空になった事を１回の割込で処
理装置側へ通知するよう構成したものである。
信部からのバッファエンプティ割込信号の回数を見かけ
−１−少なくするための遅延手段を設け、：’ｔ’ｌ込
信号全信号１（位或いはそれ以上の送信バッファデータ
送出時間に対応する期間だけ遅延するようにして、２つ
以−ヒの送信バッファが空になった事を１回の割込で処
理装置側へ通知するよう構成したものである。
以下実施例を用いて本発明を詳述する。
（ｅｌ 発明の実施例
第１図は本発明の実施例を示すブロック図、第２１ＺＩ
ｔｉ実施例装置の動作及び従来装置の動作を示すタイ
ムチャートである。第１図において、１は処理装置（以
下ｃｐｕと称する）２２はラッチ。
ｔｉ実施例装置の動作及び従来装置の動作を示すタイ
ムチャートである。第１図において、１は処理装置（以
下ｃｐｕと称する）２２はラッチ。
３はカウンタ、４ば回線制御部、５はクロック発生部、
６はｉｉｌ＋御レジスタをそれぞれ示す。
６はｉｉｌ＋御レジスタをそれぞれ示す。
回線制御部４は、例えば１チツプ１、ｓ■で構成され、
対回線７のデータ送受信動作を行う。また、データ送信
のために２つの送信バッファ（図示せず）を備える。Ｃ
ＰＵＩは、データ送信を行う必要が生じると、上述した
２つの送信バッファへバスを介して送信データを書込む
。回線制御部４は、送信バッファヘセソ１〜されたデー
タをヒントシリアルで回線７１−へ送出する。そして、
１つの送信部ソファのデータを送出し終えると、割込信
号■ＲＱを出力する。
対回線７のデータ送受信動作を行う。また、データ送信
のために２つの送信バッファ（図示せず）を備える。Ｃ
ＰＵＩは、データ送信を行う必要が生じると、上述した
２つの送信バッファへバスを介して送信データを書込む
。回線制御部４は、送信バッファヘセソ１〜されたデー
タをヒントシリアルで回線７１−へ送出する。そして、
１つの送信部ソファのデータを送出し終えると、割込信
号■ＲＱを出力する。
回線制御部４における各送信バッファは、例えば１ハイ
ド容量を持ち、バスのデータ線８ピツＩ・に対して並列
的、に設けられる。従って、ＣＰＵＩからはパラレルに
送信バッファへ書込みが行われるよう構成される。
ド容量を持ち、バスのデータ線８ピツＩ・に対して並列
的、に設けられる。従って、ＣＰＵＩからはパラレルに
送信バッファへ書込みが行われるよう構成される。
本実施例では、回線制御部４からの割込信号ＩＲＱをカ
ウンタ３及びラッチ２を介して１バイトデータ（キャラ
クタ）転送時間分だけ遅延させてＣＩ） Ｕ １に供給
するよう構成したものである。即ち従来のように、割込
信号ＩＲＱをｃＰＵｌへそのままイ５（給せず、云い換
えれば単位の送信バッファにセットされる１キヤラクタ
の送信終了毎に割込を上げることはしないで、２キヤラ
クタ（２″つのバッファ）転送終了毎に、ＣＰＵＩへ割
込信号を（ｌ給するものである。
ウンタ３及びラッチ２を介して１バイトデータ（キャラ
クタ）転送時間分だけ遅延させてＣＩ） Ｕ １に供給
するよう構成したものである。即ち従来のように、割込
信号ＩＲＱをｃＰＵｌへそのままイ５（給せず、云い換
えれば単位の送信バッファにセットされる１キヤラクタ
の送信終了毎に割込を上げることはしないで、２キヤラ
クタ（２″つのバッファ）転送終了毎に、ＣＰＵＩへ割
込信号を（ｌ給するものである。
以下第２図タイムチャートを基に実施例装置の動作を説
明する。第２図において（１）は従来装置におりるＣＰ
ＵＩへの割込み事象発生時点（矢印↑）を示すタイムチ
ャー１−、（２＋は本実施例装置におりる割込み発生時
点を示すもの、（３）は本実施例におしする回線制御部
４からの割込信号ＩＲＱ出力を示すタイムチャート、（
４）は実施例におけるＣＰＵ１への割込信号ＩＲＱ’を
示すもの、（５）は従来装置におけるＣＰＵＩへの割込
信号を示すタイムチャートである。また第２図において
、特旨ＩＪａ、ｂ。
明する。第２図において（１）は従来装置におりるＣＰ
ＵＩへの割込み事象発生時点（矢印↑）を示すタイムチ
ャー１−、（２＋は本実施例装置におりる割込み発生時
点を示すもの、（３）は本実施例におしする回線制御部
４からの割込信号ＩＲＱ出力を示すタイムチャート、（
４）は実施例におけるＣＰＵ１への割込信号ＩＲＱ’を
示すもの、（５）は従来装置におけるＣＰＵＩへの割込
信号を示すタイムチャートである。また第２図において
、特旨ＩＪａ、ｂ。
Ｃ，ｄ、−−−ば、回線制御部４における１キャラクタ
転送終了時点を示す。
転送終了時点を示す。
カウンタ３には、回線制御部４による１キヤラクタ（単
位の送信バッファ）の転送周期Ｔｏに対応したカウント
値が予めセットされている。ＣＰＵ １． ｃｔ、メイ
ンルーチンにて、回線制御部４の２つの送信バッファに
、最初の送信データＤＯを書込み、その直後の時刻ｔｏ
’で、回線制御部４にり・目゛るバッファエンプティの
割込みマスクを解除する。これにより、回線制御部４か
らの割込信号出力が可能となる。
位の送信バッファ）の転送周期Ｔｏに対応したカウント
値が予めセットされている。ＣＰＵ １． ｃｔ、メイ
ンルーチンにて、回線制御部４の２つの送信バッファに
、最初の送信データＤＯを書込み、その直後の時刻ｔｏ
’で、回線制御部４にり・目゛るバッファエンプティの
割込みマスクを解除する。これにより、回線制御部４か
らの割込信号出力が可能となる。
ＳＩ’、 ス時刻ａにて、単位の送信バッファにセソ１
〜されたキャラクタの送出が終了する。すると回線制御
部４は、■キャラクタ転送終了（即ち送信バッファ空）
の旨の割込信号ＩＲＱをアクティブ状態（図ではＨレベ
ル）にする。割込信号ＩＲＱはカウンタ３のイネーブル
端子Ｅへ与えられる。割込信号ＩＲＱのアクティブ状態
によって、カウンタ３ば、クロック発生部５より供給さ
れる回線クロックを計数する。また割込信号ＩＲＱは、
その原因が除かれる（即ち、送信バッファにデータが書
込まれる）までアクティブ状態を保つ。カウンタ３の計
数動作により、時刻すにてカウント出力を発する。この
カウント出力はラッチ２を通してＣＰＩＪｌへの割込信
号ＩＲＱ’となる。ＣＰＵ １は、この割込信号ＩＲＱ
’により、制御レジスタ６を介してラッチ２をリセット
するとともに、次の送信データを回線制御部４の２つの
送信ハソフな回路（ラッチ２及びカウンタ３）を付加す
るのみで、ＣＰＵＩに対する送信割込みの回数を大巾に
減少できる。この結果ＣＰＵＩによる割込み処理時間を
半減でき、メインルーチンを実行する時間が長くなり、
処理効率を向上することができる。
〜されたキャラクタの送出が終了する。すると回線制御
部４は、■キャラクタ転送終了（即ち送信バッファ空）
の旨の割込信号ＩＲＱをアクティブ状態（図ではＨレベ
ル）にする。割込信号ＩＲＱはカウンタ３のイネーブル
端子Ｅへ与えられる。割込信号ＩＲＱのアクティブ状態
によって、カウンタ３ば、クロック発生部５より供給さ
れる回線クロックを計数する。また割込信号ＩＲＱは、
その原因が除かれる（即ち、送信バッファにデータが書
込まれる）までアクティブ状態を保つ。カウンタ３の計
数動作により、時刻すにてカウント出力を発する。この
カウント出力はラッチ２を通してＣＰＩＪｌへの割込信
号ＩＲＱ’となる。ＣＰＵ １は、この割込信号ＩＲＱ
’により、制御レジスタ６を介してラッチ２をリセット
するとともに、次の送信データを回線制御部４の２つの
送信ハソフな回路（ラッチ２及びカウンタ３）を付加す
るのみで、ＣＰＵＩに対する送信割込みの回数を大巾に
減少できる。この結果ＣＰＵＩによる割込み処理時間を
半減でき、メインルーチンを実行する時間が長くなり、
処理効率を向上することができる。
尚、上記実施例では回線制御部４に２（固（２ハイド）
の送信バッファを持つ場合を説明したが、３ハイド以上
の送信バッファが設けられている場合にも本発明が適用
できることはり勿論である。
の送信バッファを持つ場合を説明したが、３ハイド以上
の送信バッファが設けられている場合にも本発明が適用
できることはり勿論である。
（ｆｌ 発明の効果
以上のように本発明によれば、データ送信部を備える装
置における、処理装置側の負荷を軽減でき、装置全体の
データ処理効率を大巾に向上できる。
置における、処理装置側の負荷を軽減でき、装置全体の
データ処理効率を大巾に向上できる。
第１図は本発明の実施例を示すブロック図、第２図は実
施例装置の動作及び従来装置の動作を示すタイムチャー
トである。第１図において、■は処理装置（以下ＣＰＵ
と称する）、２はランチ。 ３む：１カウンタ、４ば回線制御部、５はクロック発生
部、６は制御レジスタをそれぞれ示す。 （ｔ１１□ｉ千１♀（
施例装置の動作及び従来装置の動作を示すタイムチャー
トである。第１図において、■は処理装置（以下ＣＰＵ
と称する）、２はランチ。 ３む：１カウンタ、４ば回線制御部、５はクロック発生
部、６は制御レジスタをそれぞれ示す。 （ｔ１１□ｉ千１♀（
Claims (1)
- 処理装置と、複数の送信バッファを有するデータ送信部
とを備え、処理装置より供給される送信データを送信バ
ッファを介してデータ送信部が外部に送出するとともに
、データ送出によって単位の送信バッファが空になる毎
に該データ送信部が該処理装置に割込信号を出力するデ
ータ処理装置において、前記データ送信部が出力する割
込信号を、データ送信部における少なくとも単位の送信
バッファのデータ送出時間に対応する期間だけ遅延させ
る遅延手段を設け、該割込信号により、少なくとも２つ
以−ヒの送信バッファが空になったことを一括して処理
装置へ通知することを特徴とするデータ送信制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58219226A JPS60110060A (ja) | 1983-11-21 | 1983-11-21 | デ−タ送信制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58219226A JPS60110060A (ja) | 1983-11-21 | 1983-11-21 | デ−タ送信制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60110060A true JPS60110060A (ja) | 1985-06-15 |
Family
ID=16732173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58219226A Pending JPS60110060A (ja) | 1983-11-21 | 1983-11-21 | デ−タ送信制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60110060A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02235146A (ja) * | 1989-03-08 | 1990-09-18 | Fuji Xerox Co Ltd | 記録装置のモニタ制御装置 |
-
1983
- 1983-11-21 JP JP58219226A patent/JPS60110060A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02235146A (ja) * | 1989-03-08 | 1990-09-18 | Fuji Xerox Co Ltd | 記録装置のモニタ制御装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| WO2018120780A1 (zh) | PCIe中断方法和系统 | |
| JPH02176846A (ja) | 非同期装置間で通信を行なうための効率的なプロトコル | |
| JPH09212447A (ja) | Ｐｃｍｃｉａカード上の割り込み共有技術 | |
| US5777500A (en) | Multiple clock source generation with independently adjustable duty cycles | |
| US5951669A (en) | Method and apparatus for serialized interrupt transmission | |
| US5235602A (en) | Synchronous/asynchronous i/o channel check and parity check detector | |
| US6584536B1 (en) | Bus transaction accelerator for multi-clock systems | |
| US7181559B2 (en) | Message based transport mechanism for level sensitive interrupts | |
| JPS60110060A (ja) | デ−タ送信制御方式 | |
| US7237216B2 (en) | Clock gating approach to accommodate infrequent additional processing latencies | |
| US5192914A (en) | Clock control circuit for suppressing clock pulses | |
| KR940003385B1 (ko) | 비데오 갱신 장치를 가진 컴퓨터 워크스테이션 | |
| CN108268087B (zh) | 半导体装置、半导体系统和操作半导体装置的方法 | |
| JPH07146842A (ja) | バスインターフェース回路 | |
| JPH04102955A (ja) | 割込み制御装置 | |
| JPS5834519Y2 (ja) | 信号授受装置 | |
| JP2581041B2 (ja) | デ−タ処理装置 | |
| JPS59177629A (ja) | デ−タ転送システム | |
| JPS60168240A (ja) | 割込処理回路 | |
| JPS59208642A (ja) | シリアルｉ／ｏ装置 | |
| JPS61180357A (ja) | デ−タラツチ回路 | |
| JP3418530B2 (ja) | データ転送システム | |
| JP2000003285A (ja) | 割り込み処理方法および割り込み回路 | |
| JPH01137355A (ja) | １チップマイクロプロセッサの出力回路 | |
| JPH0461387B2 (ja) |