JPH0658902B2 - 接点形成方法 - Google Patents
接点形成方法Info
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- JPH0658902B2 JPH0658902B2 JP2121400A JP12140090A JPH0658902B2 JP H0658902 B2 JPH0658902 B2 JP H0658902B2 JP 2121400 A JP2121400 A JP 2121400A JP 12140090 A JP12140090 A JP 12140090A JP H0658902 B2 JPH0658902 B2 JP H0658902B2
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
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Description
【発明の詳細な説明】 Ａ．産業上の利用分野 本発明は、半導体デバイスの製造に関するものであり、
より具体的には、選択されたデバイスの微細形状への電
気的接続を形成する方法に関するものである。
より具体的には、選択されたデバイスの微細形状への電
気的接続を形成する方法に関するものである。
Ｂ．従来の技術 半導体デバイスを製造する際、絶縁材料層を貫通してエ
ッチングを行なって、デバイス領域や接点等の下層の微
細形状を露出させる必要があることが多い。たとえば、
後で金属に接続すべくシリコンまたは多結晶シリコンを
露出させるために、二酸化シリコンまたはガラス絶縁体
の層を貫通してエッチングを行なう必要があることがあ
る。このようなエッチングは、通常、異方性エッチ法、
たとえば、適当なプラズマ・エッチャントを使用した反
応性イオン・エッチング（ＲＩＥ）法によって行なう。
ッチングを行なって、デバイス領域や接点等の下層の微
細形状を露出させる必要があることが多い。たとえば、
後で金属に接続すべくシリコンまたは多結晶シリコンを
露出させるために、二酸化シリコンまたはガラス絶縁体
の層を貫通してエッチングを行なう必要があることがあ
る。このようなエッチングは、通常、異方性エッチ法、
たとえば、適当なプラズマ・エッチャントを使用した反
応性イオン・エッチング（ＲＩＥ）法によって行なう。
デバイスの微細形状が複雑になり、高さの異なる微細形
状に対して、幅の異なる開口が必要となるにつれて、上
記のエッチング法はますます制御が難しくなる。すなわ
ち、深い微細形状を露出するためにエッチングを続けて
いる間に、より浅い下層のデバイスの微細形状までエッ
チングが制御不能に続けられる傾向がある。同様に、広
い開口部は狭い開口部よりエッチングが速く進行し、望
ましくないことであるが、やはり下層の微細形状にまで
エッチングが続けられる傾向がある。これにより、不注
意にエッチングされた微細形状に損傷が発生する。
状に対して、幅の異なる開口が必要となるにつれて、上
記のエッチング法はますます制御が難しくなる。すなわ
ち、深い微細形状を露出するためにエッチングを続けて
いる間に、より浅い下層のデバイスの微細形状までエッ
チングが制御不能に続けられる傾向がある。同様に、広
い開口部は狭い開口部よりエッチングが速く進行し、望
ましくないことであるが、やはり下層の微細形状にまで
エッチングが続けられる傾向がある。これにより、不注
意にエッチングされた微細形状に損傷が発生する。
当技術分野では、各種の材料に対して選択性または優先
性をもつエッチャントおよびエッチング方法を使用する
ことが知られている。たとえば、米国特許第４４６５５
５２号および第４６２４７３９号明細書は、シリコンま
たは多結晶シリコン上の材料に対して選択性をもつエッ
チャントを使用することを開示している。米国特許第４
４８１７０６号、第４６７１９７０号、第４６６８３３
８号、第４６４８９３７号および第４４５５１９４号明
細書は、上層の材料に対して選択性をもつエッチャント
に対するエッチ・ストップとして、シリコンまたは多結
晶シリコンを使用することを開示している。たとえば第
４４５５１９４号明細書は、多結晶シリコンをリンケイ
酸ガラス（ＰＳＧ）のエッチ・ストップとして使用し
て、トランジスタと同時にヒューズを形成することを開
示している。
性をもつエッチャントおよびエッチング方法を使用する
ことが知られている。たとえば、米国特許第４４６５５
５２号および第４６２４７３９号明細書は、シリコンま
たは多結晶シリコン上の材料に対して選択性をもつエッ
チャントを使用することを開示している。米国特許第４
４８１７０６号、第４６７１９７０号、第４６６８３３
８号、第４６４８９３７号および第４４５５１９４号明
細書は、上層の材料に対して選択性をもつエッチャント
に対するエッチ・ストップとして、シリコンまたは多結
晶シリコンを使用することを開示している。たとえば第
４４５５１９４号明細書は、多結晶シリコンをリンケイ
酸ガラス（ＰＳＧ）のエッチ・ストップとして使用し
て、トランジスタと同時にヒューズを形成することを開
示している。
Ｓ．ボイヤー（Boyar ）他の論文「石英トレンチのＲＩ
Ｅエッチ・ストップ（Quartz trench RIE Etch Stop
）」、ＩＢＭテクニカル・ディスクロージャ・ブルテ
ン、Ｖｏｌ．２４、Ｎｏ．１０（１９８２年３月）は、
酸化マグネシウムと金属マグネシウムの両方を、石英の
エッチ・ストップとして使用することを開示している。
Ｅエッチ・ストップ（Quartz trench RIE Etch Stop
）」、ＩＢＭテクニカル・ディスクロージャ・ブルテ
ン、Ｖｏｌ．２４、Ｎｏ．１０（１９８２年３月）は、
酸化マグネシウムと金属マグネシウムの両方を、石英の
エッチ・ストップとして使用することを開示している。
ハンフリー（Humphrey）の論文、「プラズマ・エッチン
グ用のエッチ・ストップとしての酸化した窒化シリコン
の使用（Use of Oxidized Silicon Nitride as an Etch
Stop for Plasma Etching）」、ＩＢＭテクニカル・デ
ィスクロージャ・ブルテン、Ｖｏｌ．２３、Ｎｏ．４
（１９８０年９月）は、多結晶シリコンのエッチ・スト
ップとして酸窒化シリコを使用することを開示してい
る。
グ用のエッチ・ストップとしての酸化した窒化シリコン
の使用（Use of Oxidized Silicon Nitride as an Etch
Stop for Plasma Etching）」、ＩＢＭテクニカル・デ
ィスクロージャ・ブルテン、Ｖｏｌ．２３、Ｎｏ．４
（１９８０年９月）は、多結晶シリコンのエッチ・スト
ップとして酸窒化シリコを使用することを開示してい
る。
しかし、上記の発表はいずれも、最新技術による半導体
デバイスの複雑な微細形状に使用できる、十分に制御さ
れたエッチング方法を提供するとは考えられない。
デバイスの複雑な微細形状に使用できる、十分に制御さ
れたエッチング方法を提供するとは考えられない。
Ｃ．発明が解決しようとする課題 本発明の目的は、半導体デバイスを形成する際に、電気
的接触を行なうための開口をエッチングする新しい改良
された方法を提供することにある。
的接触を行なうための開口をエッチングする新しい改良
された方法を提供することにある。
本発明の目的には、望ましくないオーバエッチを抑制し
ながら、様々な幅の開口をエッチングする上記の方法を
提供することも含まれる。
ながら、様々な幅の開口をエッチングする上記の方法を
提供することも含まれる。
本発明の目的には、望ましくないオーバエッチを抑制し
ながら、様々な高さの下層の微細形状への開口をエッチ
ングする、上記の方法を提供することも含まれる。
ながら、様々な高さの下層の微細形状への開口をエッチ
ングする、上記の方法を提供することも含まれる。
本発明の目的には、従来の半導体加工技術に容易に適合
されることのできる上記の種類のエッチング方法を提供
することも含まれる。
されることのできる上記の種類のエッチング方法を提供
することも含まれる。
Ｄ．課題を解決するための手段 本発明によれば、電気的接続を形成する必要がある場所
に、少なくとも２つの微細形状を有する半導体基板を設
けるステップ、各微細形状の上に、第１のエッチ特性を
有するエッチ・ストップ材料の層を形成するステップ、
各微細形状の上に、第２のエッチ特性を有する誘電材料
の層を形成するステップ、エッチ・ストップ材料の層の
上で実質的に停止するように、誘電材料の層に対して選
択性をもつエッチャントを使用して、誘電材料の層を貫
通して、各微細形状上にバイアを含む少なくとも２つの
バイアを同時にエッチングするステップ、および後で電
気的接続が行なえるように微細形状を露出させるため、
エッチ・ストップの層を貫通してバイアを延ばすステッ
プを含む、新しい改良された半導体デバイスの接点を形
成する方法が提供される。
に、少なくとも２つの微細形状を有する半導体基板を設
けるステップ、各微細形状の上に、第１のエッチ特性を
有するエッチ・ストップ材料の層を形成するステップ、
各微細形状の上に、第２のエッチ特性を有する誘電材料
の層を形成するステップ、エッチ・ストップ材料の層の
上で実質的に停止するように、誘電材料の層に対して選
択性をもつエッチャントを使用して、誘電材料の層を貫
通して、各微細形状上にバイアを含む少なくとも２つの
バイアを同時にエッチングするステップ、および後で電
気的接続が行なえるように微細形状を露出させるため、
エッチ・ストップの層を貫通してバイアを延ばすステッ
プを含む、新しい改良された半導体デバイスの接点を形
成する方法が提供される。
本発明の他の態様によれば、バイポーラ・トランジスタ
の付随的ベース接点、エミッタ接点、およびシリコン・
サブコレクタ・リーチスルー領域に電気的接続を形成す
る新しい改良された方法が提供される。この方法は、ベ
ース接点、エミッタ接点、およびシリコン・サブコレク
タ・リーチスルー領域上に第１のエッチ特性を有するエ
ッチ・ストップ材料の層をコンフォーマルに形成するス
テップ、エッチ・ストップ材料の層の上に第２のエッチ
特性を有する誘電材料の層をコンフォーマルに形成する
ステップ、ベース接点、およびサブコレクタ・リーチス
ルー領域上のエッチ・ストップ材料の層で停止するよう
に、誘電材料に対して選択性をもつエッチャントを使用
して、誘電材料の層を貫通してベース接点およびサブコ
レクタ・リーチスルーのバイアを同時にエッチングする
ステップ、ベース接点およびサブコレクタ・リーチスル
ー・バイアの表面が露出するように、エッチ・ストップ
材料の層を貫通して、ベース接点およびサブコレクタ・
リーチスルーのバイアを延ばすステップ、ベース接点お
よびサブコレクタ・リーチスルー・バイア上にマスクを
形成するステップ、エミッタ接点上のエッチ・ストップ
材料の層の上で停止するように、誘電材料に対して選択
性をもつエッチャントを使用して、誘電材料の層を貫通
してエミッタ接点のバイアをエッチングするステップ、
エッチ・ストップ材料の層を貫通してエミッタ接点の表
面までエミッタ接点のバイアを延ばすステップ、および
マスクを除去するステップを含む、新しい改良された方
法が提供される。
の付随的ベース接点、エミッタ接点、およびシリコン・
サブコレクタ・リーチスルー領域に電気的接続を形成す
る新しい改良された方法が提供される。この方法は、ベ
ース接点、エミッタ接点、およびシリコン・サブコレク
タ・リーチスルー領域上に第１のエッチ特性を有するエ
ッチ・ストップ材料の層をコンフォーマルに形成するス
テップ、エッチ・ストップ材料の層の上に第２のエッチ
特性を有する誘電材料の層をコンフォーマルに形成する
ステップ、ベース接点、およびサブコレクタ・リーチス
ルー領域上のエッチ・ストップ材料の層で停止するよう
に、誘電材料に対して選択性をもつエッチャントを使用
して、誘電材料の層を貫通してベース接点およびサブコ
レクタ・リーチスルーのバイアを同時にエッチングする
ステップ、ベース接点およびサブコレクタ・リーチスル
ー・バイアの表面が露出するように、エッチ・ストップ
材料の層を貫通して、ベース接点およびサブコレクタ・
リーチスルーのバイアを延ばすステップ、ベース接点お
よびサブコレクタ・リーチスルー・バイア上にマスクを
形成するステップ、エミッタ接点上のエッチ・ストップ
材料の層の上で停止するように、誘電材料に対して選択
性をもつエッチャントを使用して、誘電材料の層を貫通
してエミッタ接点のバイアをエッチングするステップ、
エッチ・ストップ材料の層を貫通してエミッタ接点の表
面までエミッタ接点のバイアを延ばすステップ、および
マスクを除去するステップを含む、新しい改良された方
法が提供される。
Ｅ．実施例 図面を参照すると、第１Ａ図は、Ｐ型シリコン基板２４
の表面上に成長されたＮ-型エピタキシャル層２２を含
む、半導体チップのデバイス領域２０を示す。Ｎ型およ
びＰ型半導体材料とは、ドーパントの種類を示し、必要
に応じて“＋”および“−”で濃度を示す。
の表面上に成長されたＮ-型エピタキシャル層２２を含
む、半導体チップのデバイス領域２０を示す。Ｎ型およ
びＰ型半導体材料とは、ドーパントの種類を示し、必要
に応じて“＋”および“−”で濃度を示す。
高度にドーピングしたＮ+型サブコレクタ領域２６が、
エピタキシャル層２２中の底部近くに埋め込まれ、同様
にドーピングしたリーチスルー領域２８が垂直に延び
て、サブコレクタ領域をエピタキシャル層の表面に接続
している。
エピタキシャル層２２中の底部近くに埋め込まれ、同様
にドーピングしたリーチスルー領域２８が垂直に延び
て、サブコレクタ領域をエピタキシャル層の表面に接続
している。
分離トレンチ３０がデバイス領域２０を包囲し、エピタ
キシャル層２２の表面から基板２４中へと下方に延びて
いる。分離トレンチ３０は、絶縁熱酸化物壁３２と、多
結晶シリコン等の絶縁充填物３４を含み、デバイス領域
２０内に形成されるトランジスタを周囲のデバイス（図
示せず）から電気的に絶縁する働きをする。
キシャル層２２の表面から基板２４中へと下方に延びて
いる。分離トレンチ３０は、絶縁熱酸化物壁３２と、多
結晶シリコン等の絶縁充填物３４を含み、デバイス領域
２０内に形成されるトランジスタを周囲のデバイス（図
示せず）から電気的に絶縁する働きをする。
Ｐ+型にドーピングした多結晶シリコンのリング状（上
から見て）の領域３６が、埋め込まれたサブコレクタ領
域２６上のエピタキシャル層２２の表面にあり、領域３
６の一部分が、二酸化シリコン絶縁層３７によってエピ
タキシャル層から分離されている。領域３６の内周は、
接触域３６Ａでエピタキシャル層２２と接触し、同様に
リング状のＰ+型付随的ベース領域３８への自己整合付
随的ベース接点として機能する。付随的ベース領域３８
を、たとえば上層のＰ+型多結晶シリコン付随的ベース
接点３６Ａからの外方拡散によって形成する。二酸化シ
リコン（ＳｉＯ2）４２と窒化シリコン（Ｓｉ3Ｎ4）４
４の絶縁層のスタック４０を、付随的ベース接点内の、
スタックを除いたときに形成される開口４６を除いて、
付随的ベース接点３６およびデバイスの表面上に一般に
コンフォーマルに形成する。
から見て）の領域３６が、埋め込まれたサブコレクタ領
域２６上のエピタキシャル層２２の表面にあり、領域３
６の一部分が、二酸化シリコン絶縁層３７によってエピ
タキシャル層から分離されている。領域３６の内周は、
接触域３６Ａでエピタキシャル層２２と接触し、同様に
リング状のＰ+型付随的ベース領域３８への自己整合付
随的ベース接点として機能する。付随的ベース領域３８
を、たとえば上層のＰ+型多結晶シリコン付随的ベース
接点３６Ａからの外方拡散によって形成する。二酸化シ
リコン（ＳｉＯ2）４２と窒化シリコン（Ｓｉ3Ｎ4）４
４の絶縁層のスタック４０を、付随的ベース接点内の、
スタックを除いたときに形成される開口４６を除いて、
付随的ベース接点３６およびデバイスの表面上に一般に
コンフォーマルに形成する。
多結晶シリコン層４８が上記デバイス上に一般にコンフ
ォーマルに設けられ、実質的Ｐ型ベース領域５０が、開
口４６の下のエピタキシャル層２２の表面にあり、付随
的ベース領域３８とつながっている。
ォーマルに設けられ、実質的Ｐ型ベース領域５０が、開
口４６の下のエピタキシャル層２２の表面にあり、付随
的ベース領域３８とつながっている。
第１Ａ図の上記のデバイス構造は、本発明を説明する目
的で示したものであり、多くの周知の半導体製造技術を
使用して容易に形勢できる構造である。このようなデバ
イスの製造については、米国特許第４４３１４６０号明
細書に参照されたい。同明細書には、実質的に同一の構
造を製作する方法が教示されている。下記の説明を考慮
すれば、本発明の上記のデバイス構造のみに限定される
ものではないことが理解できるはずである。
的で示したものであり、多くの周知の半導体製造技術を
使用して容易に形勢できる構造である。このようなデバ
イスの製造については、米国特許第４４３１４６０号明
細書に参照されたい。同明細書には、実質的に同一の構
造を製作する方法が教示されている。下記の説明を考慮
すれば、本発明の上記のデバイス構造のみに限定される
ものではないことが理解できるはずである。
次に第１Ｂ図を参照すると、ＳｉＯ２層５２をデバイス
上に１００−２００オングストロームの範囲の厚さにコ
ンフォーマルに形成する。酸化物層５２は、たとえば熱
成長、化学蒸着（ＣＶＤ）、プラズマ強化ＣＶＤ等の通
常の方法で形成することができる。従来のＣＶＤ法を用
いて、実質的なドーピングしない多結晶シリコンの層５
４を酸化物層５２の上に１０００−３０００オングスト
ロームの範囲の厚さにコンフォーマルに形成する。
上に１００−２００オングストロームの範囲の厚さにコ
ンフォーマルに形成する。酸化物層５２は、たとえば熱
成長、化学蒸着（ＣＶＤ）、プラズマ強化ＣＶＤ等の通
常の方法で形成することができる。従来のＣＶＤ法を用
いて、実質的なドーピングしない多結晶シリコンの層５
４を酸化物層５２の上に１０００−３０００オングスト
ロームの範囲の厚さにコンフォーマルに形成する。
次に第１Ｃ図を参照すると、石英（または下記に詳細に
説明する他の低誘電性材料）の層５６を、スパッタリン
グにより、デバイスの表面上にコンフォーマルに付着さ
せ、約１．０−１．５μｍの範囲の厚さに平坦化する。
この平坦化は、たとえば通常の化学・機械研磨を用いて
行なう。層５６ほ平坦化した表面上に、通常のフォトリ
ソグラフィ技術によりフォトレジスト・マスク５７を形
成する。マスク５７は、付随的ベース接点３６の最左端
の部分の上に開口５８を有し、サブコレクタ・リーチス
ルー領域２８の上に開口６０を有する。下記のようにし
てマスクの開口５８、６０を使って、下層のデバイス構
造への金属接点用のバイアを形成する。
説明する他の低誘電性材料）の層５６を、スパッタリン
グにより、デバイスの表面上にコンフォーマルに付着さ
せ、約１．０−１．５μｍの範囲の厚さに平坦化する。
この平坦化は、たとえば通常の化学・機械研磨を用いて
行なう。層５６ほ平坦化した表面上に、通常のフォトリ
ソグラフィ技術によりフォトレジスト・マスク５７を形
成する。マスク５７は、付随的ベース接点３６の最左端
の部分の上に開口５８を有し、サブコレクタ・リーチス
ルー領域２８の上に開口６０を有する。下記のようにし
てマスクの開口５８、６０を使って、下層のデバイス構
造への金属接点用のバイアを形成する。
次に第１Ｄ図を参照すると、たとえば、ＣＦ４／ＣＨＦ
３／Ａｒプラズマを使用した異方性ＲＩＥにより層５６
をエッチングして、開口５８、６０を下方を延ばし、実
質的多結晶シリコン層５４と接触させる。開口５８の下
に付随的ベース接点３６が存在するため、開口５８は開
口６０と高さが異なる。したがって、上記のＲＩＥの際
に、開口５８は開口６０よりもかなり短時間で形成され
る。本発明の主要な特徴および利点によれば、ＲＩＥの
エッチ・ストップとして実質的多結晶シリコン層５４を
使用することにより、バイア５８の底部のオーバエッチ
が防止され、したがってその下にあるデバイス構造の損
傷が防止される。
３／Ａｒプラズマを使用した異方性ＲＩＥにより層５６
をエッチングして、開口５８、６０を下方を延ばし、実
質的多結晶シリコン層５４と接触させる。開口５８の下
に付随的ベース接点３６が存在するため、開口５８は開
口６０と高さが異なる。したがって、上記のＲＩＥの際
に、開口５８は開口６０よりもかなり短時間で形成され
る。本発明の主要な特徴および利点によれば、ＲＩＥの
エッチ・ストップとして実質的多結晶シリコン層５４を
使用することにより、バイア５８の底部のオーバエッチ
が防止され、したがってその下にあるデバイス構造の損
傷が防止される。
本発明は、石英のエッチ・ストップとして実質的多結晶
シリコンを使用することだけに限定されるものではな
い。エッチ速度が著しく異なる２つの材料であれば、ど
のようなものでもよい。絶縁体とエッチ・ストップのエ
ッチ速度の比は、約２５：１が好ましい。層５６には石
英等の実質的絶縁体を使用するのが好ましいが、リンケ
イ酸ガラス（ＰＳＧ）、ホウケイ酸ガラス（ＢＳＧ）、
ポリイミド等の有機物質等、他の絶縁材料も使用でき
る。誘電率の低い絶縁材料が、後で形成するメタライゼ
ーション層間のキャパシタンスを下げるので好ましい。
シリコンを使用することだけに限定されるものではな
い。エッチ速度が著しく異なる２つの材料であれば、ど
のようなものでもよい。絶縁体とエッチ・ストップのエ
ッチ速度の比は、約２５：１が好ましい。層５６には石
英等の実質的絶縁体を使用するのが好ましいが、リンケ
イ酸ガラス（ＰＳＧ）、ホウケイ酸ガラス（ＢＳＧ）、
ポリイミド等の有機物質等、他の絶縁材料も使用でき
る。誘電率の低い絶縁材料が、後で形成するメタライゼ
ーション層間のキャパシタンスを下げるので好ましい。
エッチ・ストップ層５４は、１）望ましいエッチ速度比
を有し、２）適当な湿式またはＲＩＥエッチャントによ
り容易に除去でき、３）下にあるデバイスの浅いドーピ
ング・プロファイルに影響を与えないように、比較的低
温で形成が可能で、４）隣接する材料のドーパント濃度
が変わらないように、本来ドーピングを生じない性質を
もつものを選択することが好ましい。エッチ・ストップ
層５４の代替材料として、たとえばＡｌ2Ｏ3・ＭｇＯ2
等の絶縁材料も使用できる。
を有し、２）適当な湿式またはＲＩＥエッチャントによ
り容易に除去でき、３）下にあるデバイスの浅いドーピ
ング・プロファイルに影響を与えないように、比較的低
温で形成が可能で、４）隣接する材料のドーパント濃度
が変わらないように、本来ドーピングを生じない性質を
もつものを選択することが好ましい。エッチ・ストップ
層５４の代替材料として、たとえばＡｌ2Ｏ3・ＭｇＯ2
等の絶縁材料も使用できる。
次に第１Ｅ図を参照すると、エッチ・ストップ層５４を
使用して、深さの異なるバイア５８、６０を形成した
後、Ｃｌ2、Ｃｌ2／Ｏ2／ＡｒまたはＳＦ6／Ｃｌ2プラ
ズマを使用したＲＩＥにより、開口内の露出した層５４
を除去する。ＨＦによる湿式エッチングまたはＣＦ4プ
ラズマによるＲＩＥ等の適当な湿式エッチングまたはＲ
ＩＥにより、酸化物の露出した層５２を除去する。適当
なＲＩＥを用いてバイア５８、６０をさらに延ばし、実
質的多結晶シリコンの露出した層４８を除去する。次に
レジスト層５７を通常の方法で剥離する。
使用して、深さの異なるバイア５８、６０を形成した
後、Ｃｌ2、Ｃｌ2／Ｏ2／ＡｒまたはＳＦ6／Ｃｌ2プラ
ズマを使用したＲＩＥにより、開口内の露出した層５４
を除去する。ＨＦによる湿式エッチングまたはＣＦ4プ
ラズマによるＲＩＥ等の適当な湿式エッチングまたはＲ
ＩＥにより、酸化物の露出した層５２を除去する。適当
なＲＩＥを用いてバイア５８、６０をさらに延ばし、実
質的多結晶シリコンの露出した層４８を除去する。次に
レジスト層５７を通常の方法で剥離する。
バイア５８、６０の深さが異なっていても、層５４、５
２、４８のエッチングされた領域は、それぞれの開口内
でほぼ同じ厚さであり、したがって同じエッチ速度でエ
ッチングされる。このため、第１Ｅ図を参照して説明し
た工程では、オーバエッチングの危険はほとんどない。
２、４８のエッチングされた領域は、それぞれの開口内
でほぼ同じ厚さであり、したがって同じエッチ速度でエ
ッチングされる。このため、第１Ｅ図を参照して説明し
た工程では、オーバエッチングの危険はほとんどない。
次に第１Ｆ図を参照すると、デバイス２０に通常の熱酸
化処理を施して、それぞれ開口５８、６０内の層４８、
５４の露出した縁部に、厚さ１０００オングストローム
の熱酸化物の層４８Ａ、５４Ａを形成する。任意選択
で、開口５８、６０の壁面上に垂直のライナとして、絶
縁材料の層６２を形成してもよい。絶縁層６２は、たと
えば通常のＣＶＤまたはＰＥＣＶＤ法を使用して、デバ
イス２０上にＳｉＯ2またはＳｉ3Ｎ4をコンフォーマル
に付着させ（図示せず）、次に異方性エッチングを行な
って、バイア５８、６０の壁面を絶縁する垂直の層を残
すことにより形成することができる。
化処理を施して、それぞれ開口５８、６０内の層４８、
５４の露出した縁部に、厚さ１０００オングストローム
の熱酸化物の層４８Ａ、５４Ａを形成する。任意選択
で、開口５８、６０の壁面上に垂直のライナとして、絶
縁材料の層６２を形成してもよい。絶縁層６２は、たと
えば通常のＣＶＤまたはＰＥＣＶＤ法を使用して、デバ
イス２０上にＳｉＯ2またはＳｉ3Ｎ4をコンフォーマル
に付着させ（図示せず）、次に異方性エッチングを行な
って、バイア５８、６０の壁面を絶縁する垂直の層を残
すことにより形成することができる。
次に、適当なＲＩＥを使用して、バイア５８、６０内の
層４２、４４の露出した部分を除去する。このようにし
て、バイア５８は延びて付随的ベース接点３６の上面に
接触し、一方バイア６０は延びてサブコレクタ・リーチ
スルー領域２８の上面に接触する。
層４２、４４の露出した部分を除去する。このようにし
て、バイア５８は延びて付随的ベース接点３６の上面に
接触し、一方バイア６０は延びてサブコレクタ・リーチ
スルー領域２８の上面に接触する。
次に第１Ｇ図を参照すると、通常のフォトリソグラフィ
技術を使用し、デバイスの表面上に一般にコンフォーマ
ルにレジスト・マスク６４を形成し、バイア５８、６０
を充填し、エミッタの位置を画定するため開口６６の中
心が付随的ベース接点３６内にくようにしてパターン付
けを行なう。マスク６４を上記の適当なエッチャントと
ともに使用して、まず石英層５６中をエッチ・ストップ
層５４まで、次にエッチ・ストップ層中を酸化物層５２
まで、異方性エッチングを行なう。
技術を使用し、デバイスの表面上に一般にコンフォーマ
ルにレジスト・マスク６４を形成し、バイア５８、６０
を充填し、エミッタの位置を画定するため開口６６の中
心が付随的ベース接点３６内にくようにしてパターン付
けを行なう。マスク６４を上記の適当なエッチャントと
ともに使用して、まず石英層５６中をエッチ・ストップ
層５４まで、次にエッチ・ストップ層中を酸化物層５２
まで、異方性エッチングを行なう。
デバイス２０に通常の熱酸化を施して、開口６６内の実
質的多結晶シリコン層５４の露出した縁部上に、さらに
厚さ１０００オングストロームの熱酸化物スペーサ５４
Ａを形成する。次にヒ素等のＮ+型ドーパント６８をイ
オン注入して、多結晶シリコン層４８の、開口６６中の
酸化物５２で覆われた部分をドーピングする。このイオ
ン注入は、たとえば約３０−４０ｋｅＶのエネルギー、
約１−３×１０16イオン／ｃｍ2のイオン量で行なう。
このイオン注入により、実質的ベース領域５０の表面上
に、エミッタ領域６８が形成され始める。
質的多結晶シリコン層５４の露出した縁部上に、さらに
厚さ１０００オングストロームの熱酸化物スペーサ５４
Ａを形成する。次にヒ素等のＮ+型ドーパント６８をイ
オン注入して、多結晶シリコン層４８の、開口６６中の
酸化物５２で覆われた部分をドーピングする。このイオ
ン注入は、たとえば約３０−４０ｋｅＶのエネルギー、
約１−３×１０16イオン／ｃｍ2のイオン量で行なう。
このイオン注入により、実質的ベース領域５０の表面上
に、エミッタ領域６８が形成され始める。
本発明の他の特徴および利点によれば、エミッタ領域６
８の形成中に、バイア５８、６０を（フォトレジスト層
６４で）充填することにより、バイア５８、６０の底部
の領域の濃度を変えることなく、エミッタ領域がドーピ
ングされる。エッチ・ストップ層５４を使用すると、バ
イアの形成が容易になり、しかも不慮のオーバエッチン
グが抑制されるため、このエミッタ・バイア６６を形成
する方法で有益である。
８の形成中に、バイア５８、６０を（フォトレジスト層
６４で）充填することにより、バイア５８、６０の底部
の領域の濃度を変えることなく、エミッタ領域がドーピ
ングされる。エッチ・ストップ層５４を使用すると、バ
イアの形成が容易になり、しかも不慮のオーバエッチン
グが抑制されるため、このエミッタ・バイア６６を形成
する方法で有益である。
更に第１Ｇ図を参照すると、フォトレジスト層６４を通
常の手段で除去する。デバイス２０を通常の熱叩き込み
およびアニーリングの熱サイクルにかけて、エミッタ領
域６８の形成を完了させ、これを活性化させる。この叩
き込みおよびアニーリングの熱サイクルは、開口６６中
の熱酸化物層５４Ａの形成を増大させるのにも、また上
記の個別の酸化工程の代りに使用することもできる。
常の手段で除去する。デバイス２０を通常の熱叩き込み
およびアニーリングの熱サイクルにかけて、エミッタ領
域６８の形成を完了させ、これを活性化させる。この叩
き込みおよびアニーリングの熱サイクルは、開口６６中
の熱酸化物層５４Ａの形成を増大させるのにも、また上
記の個別の酸化工程の代りに使用することもできる。
上記の方法によれば、垂直なバイポーラＮＰＮトランジ
スタ６９がデバイス領域２０中に形成されており、この
トランジスタは、埋め込まれたサブコレクタ領域２６、
実質的ベース領域５０、およびエミッタ領域６８を含
む。
スタ６９がデバイス領域２０中に形成されており、この
トランジスタは、埋め込まれたサブコレクタ領域２６、
実質的ベース領域５０、およびエミッタ領域６８を含
む。
次に第１Ｈ図を参照すると、たとえばスパッタリングま
たは蒸着により、白金の層（図示せず）をデバイス２０
の表面上にコンフォーマルに形成する。次に、デバイス
２０をたとえば約５５０℃で約２０分間焼成して、それ
ぞれバイア５８、６０の底部の露出した表面上にＰｔＳ
ｉ合金の層７０、７２を形成する。バイア６６の底部の
酸化物層５２は、そこにＰｔＳｉが形成されるのを防止
し、未反応のＰｔは王水中でエッチングすることにより
デバイスから除去する。
たは蒸着により、白金の層（図示せず）をデバイス２０
の表面上にコンフォーマルに形成する。次に、デバイス
２０をたとえば約５５０℃で約２０分間焼成して、それ
ぞれバイア５８、６０の底部の露出した表面上にＰｔＳ
ｉ合金の層７０、７２を形成する。バイア６６の底部の
酸化物層５２は、そこにＰｔＳｉが形成されるのを防止
し、未反応のＰｔは王水中でエッチングすることにより
デバイスから除去する。
次に第１Ｉ図を参照すると、デバイス２０をＨＦの希釈
溶液に浸漬して、酸化物層５２の開口６６中に露出した
部分を除去する。層５２は、同じ開口６６内の酸化物層
５４Ａよりかなり薄いため、厚い層にほとんど影響を与
えずに層５２を完全に除去することができる。
溶液に浸漬して、酸化物層５２の開口６６中に露出した
部分を除去する。層５２は、同じ開口６６内の酸化物層
５４Ａよりかなり薄いため、厚い層にほとんど影響を与
えずに層５２を完全に除去することができる。
次に第１Ｊ図を参照すると、金属、たとえばタングステ
ンまたはアルミニウム・銅合金を通常のスパッタリン
グ、蒸着またはＣＶＤ法によって付着させ、バイア５
８、６０、６６を充填し、石英層５６の表面を被覆す
る。次に、たとえば通常の化学・機械研磨法により、こ
の金属を石英層５６の上面と同一面とし、バイア６６、
５８、６０中にそれぞれバイポーラ・トランジスタ６９
の金属スタッド７４、７６、７８を形成するスタッド７
４、７６、７８は、それぞれバイポーラ・トランジスタ
６９のエミッタ、付随的ベースおよびサブコレクタ・リ
ーチスルー領域への電気的接点として機能し、後で形成
するメタライゼーション層（図示せず）によって接触さ
れて、必要に応じてトランジスタを接続する。
ンまたはアルミニウム・銅合金を通常のスパッタリン
グ、蒸着またはＣＶＤ法によって付着させ、バイア５
８、６０、６６を充填し、石英層５６の表面を被覆す
る。次に、たとえば通常の化学・機械研磨法により、こ
の金属を石英層５６の上面と同一面とし、バイア６６、
５８、６０中にそれぞれバイポーラ・トランジスタ６９
の金属スタッド７４、７６、７８を形成するスタッド７
４、７６、７８は、それぞれバイポーラ・トランジスタ
６９のエミッタ、付随的ベースおよびサブコレクタ・リ
ーチスルー領域への電気的接点として機能し、後で形成
するメタライゼーション層（図示せず）によって接触さ
れて、必要に応じてトランジスタを接続する。
次に、第２Ａ図ないし第２Ｉ図に示す本発明の代替実施
例について説明する。第２Ａ図は、フォトレジスト・マ
スク８２を加え、多結晶シリコン層４８を事前にドーピ
ングしてエミッタ領域６８を形成した以外は、上記第１
Ｂ図に示したデバイスと同じ構造の半導体チップのデバ
イス部分８０を示す。
例について説明する。第２Ａ図は、フォトレジスト・マ
スク８２を加え、多結晶シリコン層４８を事前にドーピ
ングしてエミッタ領域６８を形成した以外は、上記第１
Ｂ図に示したデバイスと同じ構造の半導体チップのデバ
イス部分８０を示す。
本発明のこの実施例では、エミッタ領域６８を形成する
ために使用するイオン注入工程（第１Ｇ図参照）を、多
結晶シリコン層４８および酸化物層５２の形成後、多結
晶シリコン層５４の形成前に（適当なフォトリソグラフ
ィ・マスクを用いて）行なう。また部分的なエミッタの
叩き込みサイクルにかけて、エミッタ領域６８の形成を
開始する。
ために使用するイオン注入工程（第１Ｇ図参照）を、多
結晶シリコン層４８および酸化物層５２の形成後、多結
晶シリコン層５４の形成前に（適当なフォトリソグラフ
ィ・マスクを用いて）行なう。また部分的なエミッタの
叩き込みサイクルにかけて、エミッタ領域６８の形成を
開始する。
通常のフォトリソグラフィ技術によって形成したフォト
レジスト・マスク８２は、マスク部分８２Ａ、８２Ｂ、
８２Ｃが残るようにパターン付けされている。マスク部
分８２Ａは、後で付随的ベース接点３６の左端の部分へ
のデバイス接点となる部分の上にある。同様に、マスク
部分は８２Ｂ、８２Ｃは、それぞれ後でエミッタ接点お
よびサブコレクタ・リーチスルー領域になる部分の上に
ある。第１Ｂ図に示したものと同じその他の微細形状
は、同じ番号で示す。
レジスト・マスク８２は、マスク部分８２Ａ、８２Ｂ、
８２Ｃが残るようにパターン付けされている。マスク部
分８２Ａは、後で付随的ベース接点３６の左端の部分へ
のデバイス接点となる部分の上にある。同様に、マスク
部分は８２Ｂ、８２Ｃは、それぞれ後でエミッタ接点お
よびサブコレクタ・リーチスルー領域になる部分の上に
ある。第１Ｂ図に示したものと同じその他の微細形状
は、同じ番号で示す。
次に、第２Ｂ図を参照すると、上記の適当なエッチャン
トを使って層５４、５２、４８のマスクをかけていない
部分を異方的に除去し、層４４の上面で停止させる。第
２Ｃ図に示すように、通常の方法でフォトレジスト・マ
スク８２を除去し、Ｓｉ3Ｎ4の層８４をデバイスの上に
コンフォーマルに付着させる。層８４は、通常のＣＶＤ
法を用いて、約３００ないし５００オングストロームの
厚さに形成する。
トを使って層５４、５２、４８のマスクをかけていない
部分を異方的に除去し、層４４の上面で停止させる。第
２Ｃ図に示すように、通常の方法でフォトレジスト・マ
スク８２を除去し、Ｓｉ3Ｎ4の層８４をデバイスの上に
コンフォーマルに付着させる。層８４は、通常のＣＶＤ
法を用いて、約３００ないし５００オングストロームの
厚さに形成する。
次に、第２Ｄ図を参照すると、スパッタリングにより、
石英の層８６をデバイス８０の表面上に約２ないし３μ
ｍの深さにコンフォーマルに形成する。次に、たとえば
通常の化学・機械研磨法を用いて石英層８６を平坦化
し、フォトレジスト・マスク層８７をコーティングす
る。フォトレジスト・マスク８７は、通常のフォトリソ
グラフィ技術により形成し、１対の開口８８、９０を形
成するようにパターン付けされている。開口８８は、層
４８、５２、５４の左端に残るスタックの上に位置し、
後で付随的ベース接点３６へのバイアの位置を画定する
ために使用される。開口９０は、層４８、５２、５４の
右端に残るスタックの上に位置し、後でサブコレクタ・
リーチスルー領域２８の上面へのバイアの位置を画定す
るために使用される。
石英の層８６をデバイス８０の表面上に約２ないし３μ
ｍの深さにコンフォーマルに形成する。次に、たとえば
通常の化学・機械研磨法を用いて石英層８６を平坦化
し、フォトレジスト・マスク層８７をコーティングす
る。フォトレジスト・マスク８７は、通常のフォトリソ
グラフィ技術により形成し、１対の開口８８、９０を形
成するようにパターン付けされている。開口８８は、層
４８、５２、５４の左端に残るスタックの上に位置し、
後で付随的ベース接点３６へのバイアの位置を画定する
ために使用される。開口９０は、層４８、５２、５４の
右端に残るスタックの上に位置し、後でサブコレクタ・
リーチスルー領域２８の上面へのバイアの位置を画定す
るために使用される。
次に、第２Ｅ図を参照すると、適当なＲＩＥを用いて、
開口８８、９０を層８６を下方に延ばして、エッチ・ス
トップ多結晶シリコン層５４の上面を露出させる。本発
明の主要な特徴と利点によれば、上記の第１Ｄ図に関し
て説明したのと同様に、エッチ・ストップ層５４は、深
いほうの開口９０の形成が完成する間に、開口８８の底
部でのオーバエッチおよび損傷を防止する。
開口８８、９０を層８６を下方に延ばして、エッチ・ス
トップ多結晶シリコン層５４の上面を露出させる。本発
明の主要な特徴と利点によれば、上記の第１Ｄ図に関し
て説明したのと同様に、エッチ・ストップ層５４は、深
いほうの開口９０の形成が完成する間に、開口８８の底
部でのオーバエッチおよび損傷を防止する。
次に、第２Ｆ図を参照すると、上述のように適当なエッ
チャントを使用して、開口８８、９０を、層５４、５
２、４８中を順次下方に層４４の表面まで延ばす。
チャントを使用して、開口８８、９０を、層５４、５
２、４８中を順次下方に層４４の表面まで延ばす。
次に、第２Ｇ図を参照すると、通常の方法でフォトレジ
スト・マスク８７を除去し、デバイスに通常の熱酸化を
施して、層４８および５４の露出した縁部を酸化する。
酸化後の縁部を４８Ａ、５４Ａで表す。縁部４８Ａ、５
４Ａは、少なくとも約１０００オングストロームの厚さ
まで酸化する。任意選択で、通常のＣＶＤ法により、Ｓ
ｉ3Ｎ4をデバイス上にコンフォーマルに付着させ、適当
な異方性エッチングを用いて水平部分を除去し、開口８
８、９０内の壁面上に任意選択の垂直のライナ９２を残
してもよい。
スト・マスク８７を除去し、デバイスに通常の熱酸化を
施して、層４８および５４の露出した縁部を酸化する。
酸化後の縁部を４８Ａ、５４Ａで表す。縁部４８Ａ、５
４Ａは、少なくとも約１０００オングストロームの厚さ
まで酸化する。任意選択で、通常のＣＶＤ法により、Ｓ
ｉ3Ｎ4をデバイス上にコンフォーマルに付着させ、適当
な異方性エッチングを用いて水平部分を除去し、開口８
８、９０内の壁面上に任意選択の垂直のライナ９２を残
してもよい。
適当なエッチャントを使用して、絶縁層４４、４２を順
次除去し、開口８８の底部の付随的ベース接点３６の表
面と、開口９０の底部のサブコレクタ・リーチスルー領
域２８の表面を露出させる。白金の層をデバイスの上に
コンフォーマルに付着させ、デバイスを焼成してＰｔＳ
ｉの層９４、９６をそれぞれバイア８８、９０の底部に
形成する。白金の残った未反応領域は、王水でエッチン
グして除去する。
次除去し、開口８８の底部の付随的ベース接点３６の表
面と、開口９０の底部のサブコレクタ・リーチスルー領
域２８の表面を露出させる。白金の層をデバイスの上に
コンフォーマルに付着させ、デバイスを焼成してＰｔＳ
ｉの層９４、９６をそれぞれバイア８８、９０の底部に
形成する。白金の残った未反応領域は、王水でエッチン
グして除去する。
次に、第２Ｈ図を参照すると、通常のフォトリソグラフ
ィ技術により、フォトレジスト・マスク９８をデバイス
上にコンフォーマルに形成して、バイア８８、９０を充
填する。マスク９８は、エミッタ領域６８上に中心があ
る開口１００と、エミッタ領域の上の層４８、５２、５
４のスタックを画定するようにパターン付けされてい
る。次に、適当なエンチャントを使用して、バイア１０
０を下方に、まずエッチ・ストップ層５４まで、続いて
ドーピングした多結晶シリコン層４８の表面まで延ば
す。次に、通常の方法でマスク９８を除去する。
ィ技術により、フォトレジスト・マスク９８をデバイス
上にコンフォーマルに形成して、バイア８８、９０を充
填する。マスク９８は、エミッタ領域６８上に中心があ
る開口１００と、エミッタ領域の上の層４８、５２、５
４のスタックを画定するようにパターン付けされてい
る。次に、適当なエンチャントを使用して、バイア１０
０を下方に、まずエッチ・ストップ層５４まで、続いて
ドーピングした多結晶シリコン層４８の表面まで延ば
す。次に、通常の方法でマスク９８を除去する。
バイア８８、９０をレジスト材料９８で充填したままで
エミッタ開口１００を形成すると、ＰｔＳｉパッド９
４、９６を損傷せずにバイアの形成が完成する。このよ
うにしないと、付随的エミッタ領域４８の表面を露出す
るのに用いる方法でこれらのパッドが損傷を受ける。
エミッタ開口１００を形成すると、ＰｔＳｉパッド９
４、９６を損傷せずにバイアの形成が完成する。このよ
うにしないと、付随的エミッタ領域４８の表面を露出す
るのに用いる方法でこれらのパッドが損傷を受ける。
次に、第２Ｉ図を参照すると、タングステンまたはアル
ミニウム・銅合金等の金属の層を、通常のスパッタリン
グ、蒸着またはＣＶＤによって付着させて、バイア８
８、９０、１００を充填し、層８６の表面を被覆する。
次に、たとえば通常の化学・機械研磨法により、金属を
石英層８６の表面と同じ高さに平坦化する。その結果、
付随的ベース接点３６の表面上のＰｔＳｉパッド９４へ
の金属スタッド接点１０２、Ｎ+にドーピングした多結
晶シリコン層４８（すなわちエミッタ接点）の表面への
金属スタッド接点１０４、およびサブコレクタ・リーチ
スルー領域２８の表面上のＰｔＳｉパッド９６への金属
スタッド接点１０６が得られる。後で形成するメタライ
ゼーション層（図示せず）を使用して、金属スタッド１
０２、１０４、１０６を、したがってバイポーラ・トラ
ンジスタを所期の形で接続および相互接続する。
ミニウム・銅合金等の金属の層を、通常のスパッタリン
グ、蒸着またはＣＶＤによって付着させて、バイア８
８、９０、１００を充填し、層８６の表面を被覆する。
次に、たとえば通常の化学・機械研磨法により、金属を
石英層８６の表面と同じ高さに平坦化する。その結果、
付随的ベース接点３６の表面上のＰｔＳｉパッド９４へ
の金属スタッド接点１０２、Ｎ+にドーピングした多結
晶シリコン層４８（すなわちエミッタ接点）の表面への
金属スタッド接点１０４、およびサブコレクタ・リーチ
スルー領域２８の表面上のＰｔＳｉパッド９６への金属
スタッド接点１０６が得られる。後で形成するメタライ
ゼーション層（図示せず）を使用して、金属スタッド１
０２、１０４、１０６を、したがってバイポーラ・トラ
ンジスタを所期の形で接続および相互接続する。
Ｆ．発明の効果 したがって、バイアを形成し、次に選択した半導体デバ
イスの微細形状へのデバイス接点を形成する方法が提供
される。この方法は、高さと幅の異なる接触バイアをも
たらすとともに、オーバエッチングとデバイスの損傷を
防止する、エッチ・ストップ層を使用するものである。
この方法は、従来の加工技術と一緒に使用できる。さら
に、バイポーラ・トランジスタの各領域へのバイアを形
成する詳細な方法も提供される。本発明の方法は、微小
な半導体デバイスの形成、特に超大規模集積回路（ＶＬ
ＳＩ）デバイスの形成に特に有用である。
イスの微細形状へのデバイス接点を形成する方法が提供
される。この方法は、高さと幅の異なる接触バイアをも
たらすとともに、オーバエッチングとデバイスの損傷を
防止する、エッチ・ストップ層を使用するものである。
この方法は、従来の加工技術と一緒に使用できる。さら
に、バイポーラ・トランジスタの各領域へのバイアを形
成する詳細な方法も提供される。本発明の方法は、微小
な半導体デバイスの形成、特に超大規模集積回路（ＶＬ
ＳＩ）デバイスの形成に特に有用である。
第１Ａ図ないし第１Ｊ図は、本発明の１実施例による半
導体デバイス製造工程の、連続するステップを示す断面
図である。 第２Ａ図ないし第２Ｉ図は、本発明の第２の実施例によ
る半導体デバイス製造工程の連続するステップを示す断
面図である。 ２０……デバイス領域、２２……エピタキシャル層、２
４……シリコン基板、２６……サブコレクタ領域、２８
……リーチスルー領域、３０……分離トレンチ、３８…
…付随的ベース領域、５７……フォトレジスト・マス
ク。
導体デバイス製造工程の、連続するステップを示す断面
図である。 第２Ａ図ないし第２Ｉ図は、本発明の第２の実施例によ
る半導体デバイス製造工程の連続するステップを示す断
面図である。 ２０……デバイス領域、２２……エピタキシャル層、２
４……シリコン基板、２６……サブコレクタ領域、２８
……リーチスルー領域、３０……分離トレンチ、３８…
…付随的ベース領域、５７……フォトレジスト・マス
ク。
Claims (2)
- 【請求項１】半導体デバイスの接点を形成する方法であ
って、 電気的接続を形成する必要がある場所に、少なくとも２
つの微細形状を有する半導体基板を設けるステップ、 上記の各微細形状の上、第１のエッチ特性を有するエッ
チ・ストップ材料の層を形成するステップ、 上記の各微細形状の上に、第２のエッチ特性を有する誘
電材料の層を形成するステップ、 上記のエッチ・ストップ材料の層の上で実質的に停止す
るように、上記の誘電材料の層に対して選択性をもつエ
ッチャントを使用して、上記の誘電材料の層を貫通し
て、上記の各微細形状上にバイアを含む少なくとも２つ
のバイアを同時にエッチングするステップ、および 後で電気的接続が行なえるように上記の微細形状を露出
させるために、上記のエッチ・ストップの層を貫通して
上記のバイアを延ばすステップ を含む上記の方法。 - 【請求項２】バイポーラ・トランジスタのベース接点、
エミッタ接点、およびサブコレクタ・リーチスルー領域
に電気的接触を形成する方法であって、 上記のベース接点、エミッタ接点、およびサブコレクタ
・リーチスルー領域上に第１のエッチ特性を有するエッ
チ・ストップ材料の層を形成するステップ、 上記のエッチ・ストップ材料の層の上に第２のエッチ特
性を有する誘電材料の層を形成するステップ、 上記のベース接点、および上記のサブコレクタ・リーチ
スルー領域上の上記のエッチ・ストップ材料の層で停止
するように、上記の誘電材料に対して選択性をもつエッ
チャントを使用して、上記の誘電材料の層を貫通してベ
ース接点およびサブコレクタ・リーチスルーのバイアを
同時にエッチングするステップ、 上記のベース接点および上記のサブコレクタ・リーチス
ルー・バイアの表面が露出するように、上記のエッチ・
ストップ材料の層を貫通して、上記のベース接点および
サブコレクタ・リーチスルーのバイアを延ばすステッ
プ、 上記のベース接点およびサブコレクタ・リーチスルー・
バイア上にマスクを形成するステップ、 上記のエミッタ接点上の上記のエッチ・ストップ材料の
層の上で停止するように、上記の誘電材料に対して選択
性をもつエッチャントを使用して、上記の誘電材料の層
を貫通してエミッタ接点のバイアをエッチングするステ
ップ、 上記のエッチ・ストップ材料の層を貫通して上記のエミ
ッタ接点の表面まで上記のエミッタ接点のバイアを延ば
すステップ、および 上記のマスクを除去するステップ を含む上記の方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/351,993 US5010039A (en) | 1989-05-15 | 1989-05-15 | Method of forming contacts to a semiconductor device |
| US351993 | 1989-05-15 |
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| Publication Number | Publication Date |
|---|---|
| JPH0319213A JPH0319213A (ja) | 1991-01-28 |
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| EP (1) | EP0398834B1 (ja) |
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| EP0398834A2 (en) | 1990-11-22 |
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