JPH0652875B2

JPH0652875B2 - Ｐｗｍ変換回路

Info

Publication number: JPH0652875B2
Application number: JP30116987A
Authority: JP
Inventors: 豊雄木内
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1987-11-28
Filing date: 1987-11-28
Publication date: 1994-07-06
Anticipated expiration: 2009-07-06
Also published as: JPH01141412A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、ディジタルデータをパルス幅変調（Pulse Wi
dth Modulation:PWM）するＰＷＭ変換回路に関し、特に
一定周期中に繰り返し出力されるパルスのパルス幅の総
和がディジタルデータに比例した値となるＰＷＭ信号を
生成し出力するＰＷＭ変換回路に関する。

［従来の技術］ディジタルデータを入力すると共に、予め定められた時
間周期内に複数のパルス信号を出力し、前記時間周期に
おけるパルス信号のパルス幅の総和を上記ディジタルデ
ータの値に比例する長さとするＰＷＭ変換回路は、例え
ばＤ／Ａ変換における積分器の前段等に使用される。こ
の種のＰＷＭ変換回路は、各種民生機器のディジタル化
に伴って小型で簡易な構成のものが求められている。

第５図は従来のＰＷＭ変換回路を示すブロック図であ
る。例えば、８ビットのディジタルデータＤＡＴＡは、
ラッチ信号Ｌに基づいて８ビットのデータラッチ回路４
１に保持される。このデータラッチ回路４１で保持され
た８ビットのディジタルデータＤＡＴＡのうち上位５ビ
ットのデータＤＨは５ビットの第１の比較器４２の一方
の入力として与えられ、下位３ビットのデータＤＬは３
ビットの第２の比較器４３の一方の入力として与えられ
る。

一方、５ビットの第１のカウンタ４４は、クロック信号
ＣＫ０をカウントし、そのカウント値ＣＮ１を前記第１
の比較器４２の他方の入力に与えている。第１の比較器
４２からの一致信号Ｍは、Ｄ型フリップフロップ４５に
与えられ、同フリップフロップ４５の出力をリセットす
る。また、カウンタ４４の桁あふれ信号ＦもＤ型フリッ
プフロップ４５に与えられ、同フリップフロップ４５の
出力をセットする。一方、カウンタ４４の内容が“３
１”になる直前に出力されるクロックパルスＣＫ１は、
３ビットの第２のカウンタ４６に与えられている。この
第２のカウンタ４６は、第１のカウンタ４４が一巡する
都度クロックパルスＣＫ１をカウントし、そのカウント
値ＣＮ２を第２の比較器４３の他方の入力に与えてい
る。そして、前記Ｄ型フリップフロップ４５の出力ＰＨ
（主パルス）と第２の比較器４３の出力ＰＬ（副パル
ス）とをＯＲ回路４７で論理和した値をＰＷＭ信号とし
て出力するようになっている。

今、クロック信号ＣＫ０の周期をＴとすると、この回路
は、２^８Ｔ＝２５６Ｔで規定される時間周期を３２Ｔず
つ８つに分割し、各３２Ｔの周期に８ビットのディジタ
ルデータＤＡＴＡの上位５ビットのデータＤＨの値×Ｔ
の幅の主パルスＰＨを出力し、且つこれらの８つの主パ
ルスＰＨに下位３ビットのデータＤＬで示す数の幅Ｔの
副パルスＰＬを１パルスずつ上記主パルスＰＨに付加す
るものとなっている。

第６図は、ディジタルデータＤＡＴＡが“Ａ３Ｈ”であ
った場合の主パルスＰＨと副パルスＰＬとを示す波形で
ある。即ち、この場合、ＤＡＴＡの上位５ビットが“１
０１００”＝“２０”、下位３ビットが“０１１”＝
“３”であるから、図示のように主パルスＰＨのパルス
幅が２０Ｔ、副パルスＰＬの付加数が“３”となり、周
期２５６Ｔにおける総パルス幅が２１×３＋２０×５＝
１６５＝Ａ３Ｈとなる。

この回路によれば、カウンタ及び比較器等により簡易に
ＰＷＭ変換回路を構成することができるという利点があ
る。

［発明が解決しようとする問題点］上述した従来のＰＷＭ変換回路では、ＰＷＭ変換するデ
ィジタルデータｎビット中の上位ｍビット（ｍ＜ｎ）を
カウンタのカウント値と比較することによって、主パル
スＰＨのパルス幅を決定する。また、このＰＷＭ変換回
路では、周期２^ｎ×Ｔ（Ｔはクロック周期）中の主パル
スＰＨの個数は２^n-m個、主パルスＰＨの周期は２^ｍ×
Ｔであり、これらはＰＷＭ変換するディジタルデータの
値とは無関係にＰＷＭ回路のハードウェア構成により予
め定められたものである。

一方、ＰＷＭ変換後のパルス信号は一般に積分回路を通
過してアナログ信号に変換されるが、従来のＰＷＭ変換
回路では、上記のように主パルスの周期及び数が固定さ
れ、しかも構成上主パルスの周期を極端に短くしたり、
主パルスの数を増やしたりすることができないため、積
分回路を通過したアナログ信号に比較的大きなリップル
成分が含まれてしまうという問題点がある。

本発明は、かかる問題点に鑑みてなされたものであっ
て、アナログ変換した際のリップル成分が少ないＰＷＭ
信号が得られ、しかも構成が簡素なＰＷＭ変換回路を提
供することを目的とする。

［問題点を解決するための手段］本発明に係るＰＷＭ変換回路は、処理すべき２Ｎビット
の入力データを保持するデータ保持手段と、このデータ
保持手段に保持された２Ｎビットの入力データの上記Ｎ
ビットと下位Ｎビットとを順番に選択する選択手段と、
この選択手段で選択された上位Ｎビットのデータの下位
Ｎビットのデータとをアドレスとして順次入力し、後述
する２^Ｎ−１ビットの第１，第２のパターンを順次出力
するパターン記憶手段と、上記第１のパターンを保持し
それを巡回出力する第１のシフトレジスタと、前記第２
のパターンを保持し、前記第１のシフトレジスタが１回
巡回する都度前記第２のパターンをシフト出力する第２
のシフトレジスタと、これら第１，第２のシフトレジス
タからの出力を論理和しＰＷＭ信号として出力する論理
和手段とを備えている。

そして、前記第１，第２のパターンは、パターン記憶手
段に与えられるＮビットのアドレスが示す数だけ“１”
のデータを含んだパターンであって、これら“１”のデ
ータが上位ビットから下位ビットにかけて略均等に配置
されている点に特徴がある。

［作用］本発明によれば、予め定められた時間周期の中で、第１
のパターンが２^Ｎ回繰り返され、かつ上記第１のパター
ンの２^Ｎ−１個の区切りの部分に第２のパターンが内挿
されたＰＷＭ信号が出力される。ここで、第１，第２の
パターンは、入力データの上位Ｎビット及び下位Ｎビッ
トで示される数だけ“１”のデータを均等配置させたも
のであるから、上記のＰＷＭ信号に含まれるパルスの数
及びパルス周期はいずれも入力データに応じてダイナミ
ックに変化する。即ち、パルスの数は従来よりも多く、
パルス周期は従来よりも短くなるように変化する。この
ため、本発明により得られたＰＷＭ出力信号の積分回路
通過後のリップルを極めて小さくすることができる。

また、本来２Ｎビットの入力データに対し、それに応じ
た数及び周期のパルス信号を得るため用意すべきパター
ンの数は２^2N個であるが、本発明においては、入力デー
タを上位Ｎビットと下位Ｎビットとに分け、上記Ｎビッ
トにより得られる第１のパターンと下位Ｎビットにより
得られる第２のパターンとの組合せで上記２Ｎビットの
入力データに対するパターンを生成している。第１のパ
ターンと第２のパターンとは同じものであるから、本発
明においては、用意又は生成すべきパターンの数は、２
^Ｎ個で足りる。従って、本発明によれば、構成が簡素化
する。

［実施例］以下、添付図面に基づいて本発明の実施例について説明
する。

第１図は本発明の第１の実施例に係るＰＷＭ変換回路を
示すブロック図である。

入力データである８ビットのディジタルデータＤＡＴＡ
と、このディジタルデータＤＡＴＡのラッチタイミング
を与えるラッチ信号Ｌとは８ビットのデータラッチ回路
１１に入力されている。ラッチ信号Ｌは周波数が１／３
２MHz 、パルス幅が２μsec となっている。データラッ
チ回路１１に保持されたディジタルデータＤＡＴＡのう
ち、上位４ビットのデータＤＨと下位４ビットのデータ
ＤＬとは、夫々マルチプレクサ１２の各入力端子に導入
されている。

一方、前記ラッチ信号Ｌは第１のディレイ回路１３に与
えられている。第１のディレイ回路１３は、ラッチ信号
Ｌを５μsec だけ遅延させて遅延信号ＬＤ１を出力す
る。この遅延信号ＬＤ１は更に第２のディレイ回路１４
に入力されている。第２のディレイ回路１４は遅延信号
ＬＤ１を更に５μsec だけ遅延させて遅延信号ＬＤ２を
出力する。これら遅延信号ＬＤ１，ＬＤ２は夫々Ｄ型フ
リップフロップ（Ｄ−ＦＦ）１５に入力されている。Ｄ
型フリップフロップ１５は、遅延信号ＬＤ１が“１”に
なるとその出力を“１”にし、遅延信号ＬＤ２が“１”
になるとその出力を“０”にすることにより、その出力
を選択信号ＳＥＬとしてマルチプレクサ１２に出力す
る。

マルチプレクサ１２は選択信号ＳＥＬによる順次選択し
たディジタルデータＤＡＴＡの上位４ビットのデータＤ
Ｈと下位４ビットのデータＤＬとをＲＯＭ（Read Only
Memory）１６のアドレスＡＤとして与える。ＲＯＭ１６
は第２図に示すようなパターンを記憶したパターン記憶
手段である。このパターンは、アドレスの値に応じた数
だけ“１”を含む１５ビットのパターンであって、
“１”のデータが上位ピットから下位ビットにかけて均
等に配置されたパターンとなっている。このＲＯＭ１６
は、前記遅延信号ＬＤ１，ＬＤ２をＯＲ回路１７によっ
て論理和して得られた読出し信号ＲＤに応じて指定アド
レスのパターンＣＯＮＴを出力する。ＲＯＭ１６から出
力されたＣＯＮＴは１６ビットの第１のデータラッチ回
路１８と第２のデータラッチ回路１９の上位ビット側に
入力されている。

これらのデータラッチ回路１８，１９のＬＳＢには常に
“０”が与えられており、ラッチ信号には前記遅延信号
ＬＤ１，ＬＤ２が夫々与えられている。第１のデータラ
ッチ回路１８に格納されたデータは巡回型の第１のシフ
トレジスタ２０に入力され、第２のデータラッチ回路１
９に格納されたデータは第２のシフトレジスタ２１に入
力されている。

一方、８MHz のクロック信号ＣＫ０は、第１のシフトレ
ジスタ２０のシフトクロック信号として与えられると共
に、分周回路２２に入力されている。分周回路２２はク
ロック信号ＣＫ０を１６分周して０．５MHz のクロック
信号ＣＫ１を出力する。このクロック信号ＣＫ１は、第
２のシフトレジスタ２１のシフトクロック信号として与
えられると共に、分周回路２３に入力されている。分周
回路２３はクロック信号ＣＫ１を更に１６分周して１／
３２MHz のクロック信号ＣＫ２を出力する。このクロッ
ク信号ＣＫ２は、２つのシフトレジスタ２０，２１にラ
ッチ信号として与えられている。シフトレジスタ２０，
２１は、格納されたデータをクロック信号ＣＫ０，ＣＫ
１に基づいて並直列変換し、第１のパルスＰＨと第２の
パルスＰＬとを夫々出力する。これらのパルスＰＨ及び
ＰＬはＯＲ回路２４で論理和され、ＰＷＭ信号として出
力されるようになっている。

次に、このように構成された本実施例の動作について説
明する。

図示しない演算部からは３１．２５μsec の周期で演算
結果（ディジタルデータＤＡＴＡ）が出力される。ラッ
チ信号Ｌの周波数は１／３２MHz 、その周期は３１．２
５μsec であるから、データＤＡＴＡが１つ送出される
毎に、データラッチ回路１１にそのデータＤＡＴＡがラ
ッチされる。ラッチ信号Ｌが“１”となってから、５μ
sec 後に遅延信号ＬＤ１が“１”になると、Ｄ型フリッ
プフロップ１５がセットされて選択信号ＳＥＬが“１”
となり、マルチプレクサ１２によりデータラッチ回路１
１に格納されたデータの上位４ビットの内容ＤＨがＲＯ
Ｍ１６のアドレスＡＤとして出力される。

ＲＯＭ１６は読出し信号ＲＤに同期してデータラッチ回
路１１のデータの上位４ビットにより指定されるアドレ
スＡＤに基き、１５ビットの第１のパターンを出力す
る。このとき、データラッチ回路１８にラッチ信号とし
て遅延信号ＬＤ１が与えられるので、上記第１のパター
ンは、データラッチ回路１８に入力される。

次に、遅延信号ＬＤ１より更に５μsec 遅れて遅延信号
ＬＤ２が“１”となると、Ｄ型フリップフロップ１５が
リセットされて選択信号ＳＥＬが“０”となり、マルチ
プレクサ１２によりデータラッチ回路１１に格納された
データの下位４ビットの内容ＤＬがＲＯＭ１６のアドレ
スＡＤとして出力される。ＲＯＭ１６は、読出し信号Ｒ
Ｄに同期してデータラッチ回路１１のデータの下位４ビ
ットにより指定されるアドレスＡＤに基き、１５ビット
の第２のパターンを出力する。この時、データラッチ回
路１９にラッチ信号として遅延信号ＬＤ２が与えられて
いるので、上記第２のパターンはデータラッチ回路１９
へラッチされる。

例えば、データラッチ回路１１にラッチされたデータＤ
ＡＴＡが“５Ｂ_Ｈ”であるとすると、データラッチ回路
１８へは“０１００１００１００１００１０”のパター
ン（第１のパターン）がラッチ信号Ｌより５μsec 遅れ
て入力され、データラッチ回路１９へは“１０１１１０
１１１０１１１０１”のパターン（第２のパターン）が
ラッチ信号Ｌより１０μsec 遅れて入力される。このよ
うにデータラッチ回路１１へのデータのラッチ後、１０
μsec の間に第１，第２のパターンがデータラッチ回路
１８，１９に夫々ラッチされる。

データラッチ回路１８，１９では、夫々、ＬＳＢ“０”
を加えた１６ビットのパターン“００１００１００１０
０１００１０”，“０１０１１１０１１１０１１１０
１”を保持する。これらのパターンは、１／３２MHz の
クロック信号ＣＫ２の立上がりエッジにより夫々シフト
レジスタ２０，２１に入力され、直ちにシフト処理され
る。シフトレジスタ２０に入力されたデータはクロック
信号ＣＫ０に基づいて８MHz で巡回右シフトされ、シフ
トレジスタ２１に入力されたデータはクロック信号ＣＫ
１に基づいて０．５MHz で右シフトされる。

第３図（ａ），（ｂ）は、データが“５Ｂ_Ｈ”である場
合に、夫々シフトレジスタ２０，２１から出力される第
１，第２のパルスＰＨ，ＰＬを示すタイミングチャート
図である。クロック信号ＣＫ０の周期をＴとすると、１
６Ｔの間に第１のパルスＰＨ“０１００１００１００１
００１００”がシリアルに出力され、“０”を挿入した
ＬＳＢの出力タイミングに第２のパルスＰＬの各ビット
が出力される。

従って、これらパルスＰＨ，ＰＬを論理和してなるＰＷ
Ｍ出力信号は、第１のパルスＰＨを１６回繰返し、かつ
第１のパターンＰＨのＬＳＢの出力タイミングに第２の
パルスＰＬを１ビットずつ内挿したパターンとなる。

即ち、ＯＲ回路２４はクロック信号ＣＫ２の立上がりか
ら３１．２５μsec の間に５×１６＋１１＝９１＝“５
Ｂ_Ｈ”個の“１”と１６５個（２５６−９１＝１６５）
の“０”からなるＰＷＭパルスを出力することになる。

同様にデータラッチ回路１１にラッチされるデータが例
えば“ＢＡＨ”であったとすると、第３図（ｂ）に示す
ようなパルスＰＨ，ＰＬが各シフトレジスタ２０，２１
から出力される。

これらから明らかなように、本実施例の回路によれば、
得られるＰＷＭパルスのパルス周期Ｔ′がデータの内容
に応じてダイナミックに変化する。そして、これらは、
周期が従来の回路で得られるものよりも短く、パルス数
も多いので、これを積分した場合に得られるアナログ信
号のリップルも少ないものとなる。また、８ビットのデ
ータに対して本来用意すべきパターンの数は２^８＝２５
６通りであるが、本回路によれば、８ビットのデータを
上位、下位４ビットずつに分け、これらにより指定され
る２つのパターンを合成して所望のパターンを得るよう
にしているので、用意すべきパターンは２^４＝１６通り
だけでよく、ＲＯＭ１６も簡単な構成で済む。

なお、上記実施例では、パターン記憶回路として４ビッ
トアドレスのＲＯＭ１６を用いたが、パターン記憶回路
を例えば第４図に示すように構成すると、記憶すべきパ
ターン数を更に減少させることができる。

第４図において、４ビットのアドレスＡＤのうち、下位
３ビットは第１のインバータ回路３１に入力されてい
る。このインバータ回路３１は、アドレスＡＤのＭＳＢ
が“１”のときのみアドレスＡＤの下位３ビットを反転
する。インバータ回路３１の出力は３ビットアドレスの
ＲＯＭ３２にアドレス情報として与えられている。ＲＯ
Ｍ３２は、第２図のパターンのうち、アドレス“０００
０”から“０１１１”に対応した８つのパターンを記憶
している。ＲＯＭ３２の出力は更に第２のインバータ回
路３３に入力されている。インバータ回路３３は、アド
レスＡＤのＭＳＢが“１”のときのみＲＯＭ１６から読
出されたパターンをビット反転させてデータラッチ１
８，１９に出力する。

この回路は、第２図において、アドレス“００００”〜
“０１１１”までのパターンが“１１１１”〜“１００
０”までのパターンと丁度ビット反転した関係にあるこ
とを利用して記憶パターンを第２図の１／２に減少させ
たものである。

なお、本発明は上述した各実施例に限定されるものでは
ない。例えば、バスのバス幅、ＲＯＭの容量、クロック
信号の周波数ラッチ及びシフトレジスタのビット幅等は
適宜変更可能である。同様にＲＯＭに格納されるデータ
パターンも任意に設定可能である。

［発明の効果］以上説明したように、本発明のＰＷＭ変換回路は、パタ
ーン記憶手段を使用し、ＰＷＭ変換するディジタルデー
タの値に応じて、このパターン記憶手段より２つのパタ
ーンを読出し、これを合成することにより最適なＰＷＭ
出力パターンを出力することにより、小量のハードウェ
ア量で、ＰＷＭ変換するディジタルデータの値に応じて
ＰＷＭ出力信号のパルスの周期や個数をダイナミックに
変更し、ＰＷＭ出力信号の積分回路通過後のリップルを
極めて小さくすることができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係るＰＷＭ変換回路を
示すブロック構成図、第２図は同回路のＲＯＭに記憶さ
れたパターンを示す図、第３図(a),(b)は同回路の動作
タイミングチャート図、第４図は本発明の第２の実施例
に係るＰＷＭ変換回路におけるパターン記憶手段を示す
ブロック構成図、第５図は従来のＰＷＭ変換回路のブロ
ック構成図、第６図は同回路の動作タイミング図であ
る。１１，１８，１９，４１；データラッチ回路、１２；マ
ルチプレクサ，１３，１４；ディレイ回路、１５，４
５；Ｄ型フリップフロップ、１６，３２；ＲＯＭ、１
７，２４，４７；ＯＲ回路、２０，２１；シフトレジス
タ、２２，２３；分周回路、３１，３３；インバータ回
路、４２，４３；比較器、４４，４６；カウンタ

Claims

【特許請求の範囲】

【請求項１】２Ｎビットの入力データを保持するデータ
保持手段と、このデータ保持手段に保持された前記入力
データの上位Ｎビットと下位Ｎビットとを順次選択する
選択手段と、この選択手段で選択された前記各Ｎビット
のデータをアドレスとして順次入力しこのアドレスの値
に応じた数の“１”のデータを上位ビットから下位ビッ
トに略均等に配してなる２^Ｎ−１ビットのパターンを夫
々出力するパターン記憶手段と、前記上位Ｎビットのア
ドレスを指定することにより前記パターン記憶手段から
出力される第１のパターンを保持し該第１のパターンを
所定のクロック信号に基づいて巡回させると共に該第１
のパターンをシフト出力する第１のシフトレジスタと、
前記下位Ｎビットのアドレスを指定することにより前記
パターン記憶手段から出力される第２のパターンを保持
し、前記第１のシフトレジスタが１回巡回する都度前記
第２のパターンをシフト出力する第２のシフトレジスタ
と、これら第１及び第２のシフトレジスタからのシフト
出力を論理和しその値をＰＷＭ信号として出力する論理
和手段とを有することを特徴とするＰＷＭ変換回路。
【請求項２】前記パターン記憶手段は、Ｎビットのアド
レスの値に応じた数の“１”のデータを上位ビットから
下位ビットに略均等に配してなる２^Ｎ−１ビットのパタ
ーンを記憶したＲＯＭであることを特徴とする特許請求
の範囲第１項に記載のＰＷＭ変換回路。
【請求項３】前記パターン記憶手段は、Ｎビットのアド
レスのうちの下位Ｎ−１ビットを、上記アドレスの最上
位ビットの値が“１”である場合に限り反転出力する第
１のインバータ回路と、このインバータ回路からのＮ−
１ビットのデータをアドレスとし、該アドレスの値に応
じた数の“１”のデータを上位ビットから下位ビットに
略均等に配してなる２^Ｎ−１ビットのパターンを記憶し
たＲＯＭと、このＲＯＭの出力を、前記Ｎビットのアド
レスのうちの最上位ビットの値が“１”である場合に限
り反転出力する第２のインバータ回路とからなるもので
あることを特徴とする特許請求の範囲第１項に記載のＰ
ＷＭ変換回路。