JPH063798B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH063798B2 JPH063798B2 JP60021118A JP2111885A JPH063798B2 JP H063798 B2 JPH063798 B2 JP H063798B2 JP 60021118 A JP60021118 A JP 60021118A JP 2111885 A JP2111885 A JP 2111885A JP H063798 B2 JPH063798 B2 JP H063798B2
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- conductivity type
- semiconductor substrate
- diffusion layer
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法、さらに詳しくは拡散層
配線抵抗および拡散層配線容量の低減に効果的な半導体
装置の製造方法に関する。
配線抵抗および拡散層配線容量の低減に効果的な半導体
装置の製造方法に関する。
従来、半導体集積回路の第１層目の配線として拡散層配
線が使用されてきた。拡散層配線の形成は、トランジス
タのソース及びドレイン領域の形成と同時に行なわれ、
トランジスタ特性が優先されるため拡散層配線形成にお
ける適正化は図られていなかった。例えば、トランジス
タの実効チャンネル長をゲート電極巾とできる限り同じ
にするために、トランジスタのソース・ドレイン領域及
び拡散層配線形成のための不純物は熱拡散係数の小さい
不純物イオンが選ばれ、又、不純物イオン打ち込み後の
熱処理は可能な限りの低温化が行なわれている。従っ
て、トランジスタのソース・ドレイン領域の拡散層の深
さは浅くなり、トランジスタの実効チャンネル長を短く
しなくてすむ反面、拡散層配線の接合層の深さも浅く
又、接合界面における不純物濃度が濃い状態にあるた
め、拡散層配線は層抵抗は高く、接合容量は大きいとし
て不都合を生じてきた。
線が使用されてきた。拡散層配線の形成は、トランジス
タのソース及びドレイン領域の形成と同時に行なわれ、
トランジスタ特性が優先されるため拡散層配線形成にお
ける適正化は図られていなかった。例えば、トランジス
タの実効チャンネル長をゲート電極巾とできる限り同じ
にするために、トランジスタのソース・ドレイン領域及
び拡散層配線形成のための不純物は熱拡散係数の小さい
不純物イオンが選ばれ、又、不純物イオン打ち込み後の
熱処理は可能な限りの低温化が行なわれている。従っ
て、トランジスタのソース・ドレイン領域の拡散層の深
さは浅くなり、トランジスタの実効チャンネル長を短く
しなくてすむ反面、拡散層配線の接合層の深さも浅く
又、接合界面における不純物濃度が濃い状態にあるた
め、拡散層配線は層抵抗は高く、接合容量は大きいとし
て不都合を生じてきた。
第２図(a)〜(e)は従来の半導体集積回路特に、Ｎチャン
ネルＭＯＳ型トランジスタの製造方法の一例を説明する
ための工程順に示した半導体装置の断面図である。ま
ず、第２図(a)に示すように、Ｐ型半導体基板１上にフ
ィールド酸化膜２及びゲート酸化膜となる薄い酸化膜３
を選択的に形成する。
ネルＭＯＳ型トランジスタの製造方法の一例を説明する
ための工程順に示した半導体装置の断面図である。ま
ず、第２図(a)に示すように、Ｐ型半導体基板１上にフ
ィールド酸化膜２及びゲート酸化膜となる薄い酸化膜３
を選択的に形成する。
次に第２図(b)に示すように、Ｐ型半導体基板１上全面
に成長させた多結晶シリコンをフォトレジスト法により
パターニングすることにより、多結晶シリコンゲート電
極４を形成する。次に熱拡散係数の小さい、たとえばヒ
素イオンを注入することにより、多結晶シリコンゲート
電極４と自己整合的にＮ−チャンネルトランジスタのソ
ース及びドレイン領域となるＮ＋拡散層５と配線領域と
なるＮ＋拡散層５とを同時に形成する。
に成長させた多結晶シリコンをフォトレジスト法により
パターニングすることにより、多結晶シリコンゲート電
極４を形成する。次に熱拡散係数の小さい、たとえばヒ
素イオンを注入することにより、多結晶シリコンゲート
電極４と自己整合的にＮ−チャンネルトランジスタのソ
ース及びドレイン領域となるＮ＋拡散層５と配線領域と
なるＮ＋拡散層５とを同時に形成する。
次に第２図(c)に示すように半導体基体全面に絶縁層間
酸化膜６を形成したのち、更にフォトレジスト法により
フォトレジストマスク７を用いて、酸化膜エッチングを
選択的に行うことによりコンタクトホール８を形成す
る。
酸化膜６を形成したのち、更にフォトレジスト法により
フォトレジストマスク７を用いて、酸化膜エッチングを
選択的に行うことによりコンタクトホール８を形成す
る。
次に第２図(d)に示すように、フォトレジストマスク７
を除去したのち、半導体基板１の全面にリン拡散を行
い、先にヒ素で形成したＮ＋拡散層５をとり囲む深いＮ
型拡散層領域９を形成する。こゝで行なうリン拡散は、
後に形成するアルミ電極が、アロイスパイクにより半導
体基板１とショートするのを防ぐための深いＮ型拡散層
を形成するために行うものである。
を除去したのち、半導体基板１の全面にリン拡散を行
い、先にヒ素で形成したＮ＋拡散層５をとり囲む深いＮ
型拡散層領域９を形成する。こゝで行なうリン拡散は、
後に形成するアルミ電極が、アロイスパイクにより半導
体基板１とショートするのを防ぐための深いＮ型拡散層
を形成するために行うものである。
最後に第２図(e)に示すように、アルミ電極及び配線１
０を所望の場所に形成することにより所期の工程を完了
する。
０を所望の場所に形成することにより所期の工程を完了
する。
以上に示した従来例では、第２図(d)におけるようなコ
ンタクト部へのリン拡散は通常行われるものであるが、
リン拡散では拡散層の濃度調整がむずかしく、濃度の薄
い拡散層を形成することは非常に困難である。したがっ
て新たに形成されるＮ型拡散層９は、先に形成したＮ＋
ヒ素拡散層とほとんど同程度の濃度をもつとともに、か
なり深い接合を形成することになる。このような拡散層
が形成されると、拡散層の層抵抗は低下するものの接合
面積が増加しただけ接合容量が増大するばかりでなく、
トランジスタの実効チャンネル長を短くすることにもな
り、製品信頼性上好ましくないという欠点があった。
ンタクト部へのリン拡散は通常行われるものであるが、
リン拡散では拡散層の濃度調整がむずかしく、濃度の薄
い拡散層を形成することは非常に困難である。したがっ
て新たに形成されるＮ型拡散層９は、先に形成したＮ＋
ヒ素拡散層とほとんど同程度の濃度をもつとともに、か
なり深い接合を形成することになる。このような拡散層
が形成されると、拡散層の層抵抗は低下するものの接合
面積が増加しただけ接合容量が増大するばかりでなく、
トランジスタの実効チャンネル長を短くすることにもな
り、製品信頼性上好ましくないという欠点があった。
本発明の目的は、上記欠点を除去し接合容量を小さくす
るばかりでなく、拡散層抵抗を低下させ、また、トラン
ジスタの実効チャンネル長をほとんど短かくすることな
く、さらにアルミ電極形成後のアロイスパイク防止にも
有効な半導体集積回路の製造方法を提供することにあ
る。
るばかりでなく、拡散層抵抗を低下させ、また、トラン
ジスタの実効チャンネル長をほとんど短かくすることな
く、さらにアルミ電極形成後のアロイスパイク防止にも
有効な半導体集積回路の製造方法を提供することにあ
る。
本発明によれば、一導電型の半導体基板の一部にゲート
絶縁膜を介してゲート電極を形成し、半導体基板上に前
記ゲート電極と自己整合的に第１の逆導電型不純物によ
ってソース・ドレイン領域を形成するとともに半導体基
板の他の一部にこの第１の逆導電型不純物によって配線
層領域を形成し、半導体基板上に絶縁層間膜を形成した
後、絶縁層間膜をこれらソース・ドレイン領域及び配線
層領域上において、ソース・ドレイン領域及び配線層領
域よりも小さく選択的に開口し、第１の逆導電型不純物
よりも熱拡散係数の大きな第２の逆導電型不純物を第１
の逆導電型不純物よりも低濃度にこの開口からイオン注
入する事により、これら開口のそれぞれの下部にソース
・ドレイン領域及び配線層領域の底面の少なくとも一部
よりも深い逆導電型層を形成する事を特徴とする半導体
装置の製造方法を得る。
絶縁膜を介してゲート電極を形成し、半導体基板上に前
記ゲート電極と自己整合的に第１の逆導電型不純物によ
ってソース・ドレイン領域を形成するとともに半導体基
板の他の一部にこの第１の逆導電型不純物によって配線
層領域を形成し、半導体基板上に絶縁層間膜を形成した
後、絶縁層間膜をこれらソース・ドレイン領域及び配線
層領域上において、ソース・ドレイン領域及び配線層領
域よりも小さく選択的に開口し、第１の逆導電型不純物
よりも熱拡散係数の大きな第２の逆導電型不純物を第１
の逆導電型不純物よりも低濃度にこの開口からイオン注
入する事により、これら開口のそれぞれの下部にソース
・ドレイン領域及び配線層領域の底面の少なくとも一部
よりも深い逆導電型層を形成する事を特徴とする半導体
装置の製造方法を得る。
以下本発明の実施例について図面を参照して説明する。
第１図(a)〜(e)は本発明の一実施例の断面図である。ま
ず、第１図(a)に示すように第１導電型の半導体基板と
してＰ型半導体基板１を用い、基板上に非活性領域とし
てフィールド酸化膜２及び活性領域としてゲート酸化膜
３を形成する。
ず、第１図(a)に示すように第１導電型の半導体基板と
してＰ型半導体基板１を用い、基板上に非活性領域とし
てフィールド酸化膜２及び活性領域としてゲート酸化膜
３を形成する。
次に第１図(b)に示すように、Ｐ型半導体基板１上全面
に成長させた多結晶シリコンをフォトレジスト法により
パターニングしてゲート電極４を形成したのち、熱拡散
係数の小さな前記第１導電型と反対の第２導電型不純物
としてＮ型不純物たとえばヒ素イオン注入を行なうこと
により、拡散層配線領域及びトランジスタのソース・ド
レイン領域となる浅いＮ＋拡散層５を形成する。
に成長させた多結晶シリコンをフォトレジスト法により
パターニングしてゲート電極４を形成したのち、熱拡散
係数の小さな前記第１導電型と反対の第２導電型不純物
としてＮ型不純物たとえばヒ素イオン注入を行なうこと
により、拡散層配線領域及びトランジスタのソース・ド
レイン領域となる浅いＮ＋拡散層５を形成する。
次に第１図(c)に示すように、Ｐ型半導体基板１全面に
絶縁層間酸化膜６を成長したのち、フォトレジスト７を
選択露光し、これをマスクにして絶縁層間酸化膜６を選
択的にエッチングすることにより、コンタクトホール８
を開孔する。
絶縁層間酸化膜６を成長したのち、フォトレジスト７を
選択露光し、これをマスクにして絶縁層間酸化膜６を選
択的にエッチングすることにより、コンタクトホール８
を開孔する。
次に第１図(d)に示すように、フォトレジスト７を除去
したのちに前記第２導電型不純物と同じ導電型で熱拡散
係数の大きな不純物としてリンをイオン注入法で注入す
る。このば第１図(b)で示した拡散層配線領域およびト
ランジスタのソース・ドレイン領域を形成した際に使用
した熱拡散係数の小さな不純物すなわち本例ではヒ素イ
オンよりも少ない量を注入し、しかる後半導体基板全体
を熱焼鈍することによりヒ素イオンによるＮ＋拡散層５
を取り囲むリンイオンによるうすいＮ型拡散層１９が形
成される。このようにして形成されるうすいＮ型拡散層
１９は、拡散層抵抗を低下させるのみならず、接合容量
を小さくする働きがあり、さらには後に形成されるアル
ミ電極のアロイスパイク防止に有効であることは言うま
でもない。最後に、第１図(e)に示すようにアルミ電極
１０を形成することにより完了する。
したのちに前記第２導電型不純物と同じ導電型で熱拡散
係数の大きな不純物としてリンをイオン注入法で注入す
る。このば第１図(b)で示した拡散層配線領域およびト
ランジスタのソース・ドレイン領域を形成した際に使用
した熱拡散係数の小さな不純物すなわち本例ではヒ素イ
オンよりも少ない量を注入し、しかる後半導体基板全体
を熱焼鈍することによりヒ素イオンによるＮ＋拡散層５
を取り囲むリンイオンによるうすいＮ型拡散層１９が形
成される。このようにして形成されるうすいＮ型拡散層
１９は、拡散層抵抗を低下させるのみならず、接合容量
を小さくする働きがあり、さらには後に形成されるアル
ミ電極のアロイスパイク防止に有効であることは言うま
でもない。最後に、第１図(e)に示すようにアルミ電極
１０を形成することにより完了する。
以上詳細に説明したように、本発明によれば拡散層配線
及びトランジスタのソース・ドレイン領域となる濃いＮ
＋型拡散層領域を熱拡散係数の小さな不純物イオン注入
により形成し、層間絶縁膜を成長したのち、コンタクト
ホールを開孔し、このコンタクトホールより前記熱拡散
係数の小さな不純物イオンと同じ導電型の熱拡散係数の
大きな不純物イオンを前記熱拡散係数の小さな不純物イ
オン注入量より少なく注入し、熱焼鈍することにより濃
いＮ＋型拡散層領域をとり囲むようにうすいＮ型拡散層
領域を形成できる。これにより、拡散層抵抗を低下させ
ることができるだけでなく、拡散層の接合容量を小さく
でき、さらに、アルミ電極と半導体基板間のアロイスパ
イクの防止ができるという効果も併せて有する。
及びトランジスタのソース・ドレイン領域となる濃いＮ
＋型拡散層領域を熱拡散係数の小さな不純物イオン注入
により形成し、層間絶縁膜を成長したのち、コンタクト
ホールを開孔し、このコンタクトホールより前記熱拡散
係数の小さな不純物イオンと同じ導電型の熱拡散係数の
大きな不純物イオンを前記熱拡散係数の小さな不純物イ
オン注入量より少なく注入し、熱焼鈍することにより濃
いＮ＋型拡散層領域をとり囲むようにうすいＮ型拡散層
領域を形成できる。これにより、拡散層抵抗を低下させ
ることができるだけでなく、拡散層の接合容量を小さく
でき、さらに、アルミ電極と半導体基板間のアロイスパ
イクの防止ができるという効果も併せて有する。
第１図(a)〜(e)は、本発明の一実施例を説明するための
工程順に示した半導体集積回路の断面図 第２図(a)〜(e)は従来の半導体集積回路の製造方法の一
例を説明するための工程順に示した半導体集積回路の断
面図である。 なお図中下向きの直線矢印はイオン注入法による不純物
添加を、波型矢印は熱拡散法による不純物添加を示す。 １，Ｐ型半導体基板 ２，フィールド酸化膜 ３，ゲート酸化膜 ４，多結晶シリコンゲート電極 ５，Ｎ＋拡散層 ６，絶縁層間酸化膜 ７，フォトレジスト ８，コンタクトホール ９，Ｎ型拡散層 １０，アルミ電極 １９，うすいＮ型拡散層
工程順に示した半導体集積回路の断面図 第２図(a)〜(e)は従来の半導体集積回路の製造方法の一
例を説明するための工程順に示した半導体集積回路の断
面図である。 なお図中下向きの直線矢印はイオン注入法による不純物
添加を、波型矢印は熱拡散法による不純物添加を示す。 １，Ｐ型半導体基板 ２，フィールド酸化膜 ３，ゲート酸化膜 ４，多結晶シリコンゲート電極 ５，Ｎ＋拡散層 ６，絶縁層間酸化膜 ７，フォトレジスト ８，コンタクトホール ９，Ｎ型拡散層 １０，アルミ電極 １９，うすいＮ型拡散層
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 7377−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｐ
Claims (1)
- 【請求項１】一導電型の半導体基板の一部にゲート絶縁
膜を介してゲート電極を形成し、前記半導体基板上に前
記ゲート電極と自己整合的に第１の逆導電型不純物によ
ってソース・ドレイン領域を形成するとともに前記半導
体基板の他の一部に前記第１の逆導電型不純物によって
配線層領域を形成し、前記半導体基板上に絶縁層間膜を
形成した後前記絶縁層間膜を前記ソース・ドレイン領域
及び前記配線層領域上において前記ソース・ドレイン領
域及び前記配線層領域よりも小さく選択的に開口し、前
記第１の逆導電型不純物よりも熱拡散係数の大きな第２
の逆導電型不純物を前記第１の逆導電型不純物よりも低
濃度に前記開口からイオン注入する事により、前記開口
のそれぞれの下部に前記ソース・ドレイン領域及び前記
配線層領域の底面の少なくとも一部よりも深い逆導電型
層を形成する事を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60021118A JPH063798B2 (ja) | 1985-02-06 | 1985-02-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60021118A JPH063798B2 (ja) | 1985-02-06 | 1985-02-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61181147A JPS61181147A (ja) | 1986-08-13 |
| JPH063798B2 true JPH063798B2 (ja) | 1994-01-12 |
Family
ID=12045961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60021118A Expired - Lifetime JPH063798B2 (ja) | 1985-02-06 | 1985-02-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH063798B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001093992A (ja) | 1999-09-27 | 2001-04-06 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52116082A (en) * | 1976-03-25 | 1977-09-29 | Mitsubishi Electric Corp | Preparation of mos type semiconductor device |
| JPS5318982A (en) * | 1976-08-05 | 1978-02-21 | Nec Corp | Insulated gate type semiconductor device |
| JPS5527659A (en) * | 1978-08-18 | 1980-02-27 | Matsushita Electric Ind Co Ltd | Method of manufacturing semiconductor device |
| GB2056168A (en) * | 1979-08-01 | 1981-03-11 | Gen Instrument Corp | Method of fabricating P-N junction with high breakdown voltage |
| JPS58197881A (ja) * | 1982-05-14 | 1983-11-17 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS58213442A (ja) * | 1982-06-04 | 1983-12-12 | Nec Corp | 半導体集積回路装置の製造方法 |
| JPS592320A (ja) * | 1982-06-28 | 1984-01-07 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1985
- 1985-02-06 JP JP60021118A patent/JPH063798B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61181147A (ja) | 1986-08-13 |
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