JPH0636588A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 従来の音源システムの発音チャンネルをすべ
て発音用に用いて発音を行なうのと並行して、別ユニッ
トから送出される波形データを波形メモリに書込むこと
を可能にするメモリ制御装置を提供することを目的とす
る。 【構成】 音源システムから順次送出されるアドレスの
タイムスロットの幅を圧縮して波形メモリをアクセスす
る。読出した波形データはタイムスロットを引き伸し、
音源システムに渡される。また、音源システムからのア
ドレスのタイムスロットの幅を圧縮して形成された空き
時間で、リフレッシュ処理やハードディスク転送処理を
行なう。ＣＰＵから順次送出されるアドレスのタイムス
ロットの幅を圧縮して波形メモリに書込みを行ない、並
行して空き時間でリフレッシュ処理などを行なうことも
できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、メモリ制御装置に関
し、例えば電子楽器の音源装置において波形データを記
憶する波形データメモリの入出力処理の制御に用いて好
適なメモリ制御装置に関する。

【０００２】

【従来の技術】従来より、波形メモリに記憶した波形デ
ータを所定のサンプリング周期で順次読出し、これに基
づいて楽音を発生するいわゆるＰＣＭ音源方式の音源シ
ステムが知られている。通常、音源システムは複数の発
音チャンネルを有し、時分割で発音チャンネルの処理を
行なう。例えば、所定時間を発音チャンネルの数で均等
に分割し、第１のタイムスロットの区間では第１チャン
ネルの波形データ読出しを、第２のタイムスロットの区
間では第２チャンネルの波形データ読出しを、…という
ように一通り各チャンネルの処理を行ない、これを繰返
して順次波形データを読出し、楽音を発生していた。

【０００３】波形メモリへの波形データの書込みは別途
に行なわれる。すなわち、音源の動作を一旦停止し、別
のユニットから送られてくる波形データ（例えば、マイ
クから外部音を入力しサンプリングした波形データやハ
ードディスクなどにあらかじめ記憶されていた波形デー
タなど）を波形メモリに書込むようにしていた。通常、
波形データの書込みを行なっている間は、音源による発
音は行なうことができない。したがって、このような方
式では波形データから読出して発音を行なうのと並行し
て波形メモリへの書込みができないため、メモリ容量以
上の波形データを録音再生できないという問題点があ
る。

【０００４】一方、波形メモリの読出しと並行して書込
みができるようにするため、複数の発音チャンネルのう
ちの一部を録音用に使用できるようにしたものがある。
これによれば、波形メモリの波形データを読出しなが
ら、ハードディスクなどから波形データを波形メモリに
書込むことができる。したがって、波形メモリのメモリ
容量以上の波形データであっても録音および再生が可能
である。

【０００５】

【発明が解決しようとする課題】しかしながら、発音チ
ャンネルのうちの一部を録音用に使用すると、発音に用
いるチャンネルの数が減少するという問題がある。さら
に、ハードディスクなどからの波形データの転送に使用
するチャンネルの数が少ない場合には、転送時間が遅く
なるという問題がある。

【０００６】この発明は、上述の従来例における問題点
に鑑み、従来の音源システムの発音チャンネルをすべて
発音用に用いて発音を行なうのと並行して、別ユニット
から送出される波形データを波形メモリに書込むことを
可能にするメモリ制御装置を提供することを目的とす
る。

【０００７】

【課題を解決するための手段】この目的を達成するた
め、第１の局面に係る発明は、メモリとデータ処理手段
との間に設けられ、これらの間のデータ転送を制御する
メモリ制御装置であって、前記メモリのリフレッシュま
たは別ユニットと前記メモリとの間のデータ転送を行な
うために、第１のアドレスデータを発生するアドレス発
生手段と、前記データ処理手段から第１の時間幅のタイ
ムスロットごとに順次出力される第２のアドレスデータ
を入力し、その第２のアドレスデータの各タイムスロッ
トの時間幅をより短く圧縮して第２の時間幅のタイムス
ロットごとに順次前記第２のアドレスデータを出力する
とともに、これによりできた空き時間の区間に前記第１
のアドレスデータを埋込み、前記第２のアドレスデータ
とともに前記第１のアドレスデータをも順次出力するよ
うにしたタイムスロット圧縮手段と、前記タイムスロッ
ト圧縮手段から順次出力されるアドレスデータが前記第
２のアドレスデータである前記第２の時間幅のタイムス
ロットの区間においては、そのアドレスで前記メモリか
らデータを読出し、かつ、前記タイムスロット圧縮手段
から順次出力されるアドレスデータが前記第１のアドレ
スデータであるタイムスロットの区間においては前記メ
モリのリフレッシュ処理または前記別ユニットと前記メ
モリとの間のデータ転送処理を行なうよう制御する制御
手段と、前記制御手段による制御のもとで読出したデー
タから、前記第２の時間幅のタイムスロットごとに前記
第２のアドレスデータに応じて順次読出されたデータを
取出して順次出力するデータ取出し手段と、前記データ
取出し手段から第２の時間幅のタイムスロットごとに順
次出力されるデータの各タイムスロットの時間幅をより
長く伸張して、第１の時間幅のタイムスロットごとに該
データを前記データ処理手段に送出するタイムスロット
伸張手段とを備えたことを特徴とする。

【０００８】この第１の局面に係る発明は、従来技術の
欄で説明したような電子楽器の音源システムに用いて好
適である。この場合、前記メモリは楽音波形データを記
憶した楽音波形メモリに、データ処理手段はその楽音波
形メモリから楽音波形データを読出す音源に、それぞれ
相当することとなる。

【０００９】タイムスロットの時間幅を短く圧縮するこ
とにより形成された空き時間を利用して行なう処理は、
前記メモリのリフレッシュ処理または別ユニットと前記
メモリとの間のデータ転送処理である。このリフレッシ
ュ処理は、前記メモリがＤＲＡＭ（ダイナミックＲＡ
Ｍ）の場合を前提としている。

【００１０】本発明を音源システムに適用した場合、別
ユニットと前記メモリとの間のデータ転送処理の具体例
としては、例えばハードディスクなどの補助記憶装置と
前記メモリとの間のデータ転送（データの読出し／書込
み）、マイクなどからの外部音入力信号をサンプリング
した波形データの前記メモリへの書込み、中央処理装置
（ＣＰＵ）からの前記メモリへのデータ読出しまたは書
込み、ＭＩＤＩにより外部から入力した波形データの前
記メモリへの書込みなどがある。

【００１１】さらに、第２の局面に係る発明は、メモリ
とデータ処理手段との間に設けられ、これらの間のデー
タ転送を制御するメモリ制御装置であって、前記メモリ
のリフレッシュまたは別ユニットと前記メモリとの間の
データ転送を行なうために、第１のアドレスデータを発
生するアドレス発生手段と、前記データ処理手段から第
１の時間幅のタイムスロットごとに順次出力される第２
のアドレスデータを入力し、その第２のアドレスデータ
の各タイムスロットの時間幅をより短く圧縮して第２の
時間幅のタイムスロットごとに順次前記第２のアドレス
データを出力するとともに、これによりできた空き時間
の区間に前記第１のアドレスデータを埋込み、前記第２
のアドレスデータとともに前記第１のアドレスデータを
も順次出力するようにしたアドレスタイムスロット圧縮
手段と、前記データ処理手段から第１の時間幅のタイム
スロットごとに順次出力される書込みデータを入力し、
その書込みデータの各タイムスロットの時間幅をより短
く圧縮して第２の時間幅のタイムスロットごとに順次前
記書込みデータを出力するデータタイムスロット圧縮手
段と、前記アドレスタイムスロット圧縮手段から順次出
力されるアドレスデータが前記第２のアドレスデータで
ある前記第２の時間幅のタイムスロットの区間において
は、前記メモリのそのアドレスに前記データタイムスロ
ット圧縮手段から出力される書込みデータを書込み、か
つ、前記アドレスタイムスロット圧縮手段から順次出力
されるアドレスデータが前記第１のアドレスデータであ
るタイムスロットの区間においては前記メモリのリフレ
ッシュ処理または別ユニットと前記メモリとの間のデー
タ転送処理を行なうよう制御する制御手段とを備えたこ
とを特徴とする。

【００１２】この第２の局面に係る発明も、従来技術の
欄で説明したような電子楽器の音源システムに用いて好
適である。この場合、前記メモリは楽音波形データを記
憶した楽音波形メモリに、データ処理手段は電子楽器の
動作全体を制御するＣＰＵに、それぞれ相当することと
なる。タイムスロットの時間幅を短く圧縮することによ
り形成された空き時間を利用して行なう処理は、前記第
１の局面に係る発明と同様である。また、別ユニットと
前記メモリとの間のデータ転送処理の具体例についても
前記第１の局面に係る発明と同様である。

【００１３】

【作用】上記第１の局面に係る発明の構成によれば、こ
のメモリ制御装置の外部にあるデータ処理手段から第２
のアドレスデータが出力され、そのアドレスでメモリの
読出しが要求されたとき、その読出しを行ないつつ、並
行して前記メモリのリフレッシュまたは別ユニットと前
記メモリとの間のデータ転送を行なうことができる。デ
ータ処理手段からのメモリ読出し要求は、第１の時間幅
のタイムスロットごとに行なわれる。すなわち、データ
処理手段からは、第１の時間幅のタイムスロットごとに
第２のアドレスデータが順次出力される。

【００１４】タイムスロット圧縮手段は、この第２のア
ドレスデータを順次入力し、そのタイムスロットの時間
幅をより短く圧縮して第２の時間幅のタイムスロットご
とに順次前記第２のアドレスデータを出力する。第１の
時間幅を第２の時間幅まで短く圧縮することにより、空
き時間が形成される。タイムスロット圧縮手段は、その
空き時間の区間に第１のアドレスデータを埋込む。

【００１５】この第１のアドレスデータは、アドレス発
生手段が、前記メモリのリフレッシュ（メモリがＤＲＡ
Ｍであった場合に限る）または別ユニットと前記メモリ
との間のデータ転送を行なうために出力するものであ
る。すなわち、前記タイムスロット圧縮手段により形成
された空き時間を利用して前記メモリのリフレッシュを
行なうときは、リフレッシュする記憶領域のアドレスが
前記第１のアドレスデータとなる。また、前記空き時間
を利用して別ユニットと前記メモリとの間のデータ転送
を行なうときは、前記メモリの書込みまたは読出しアド
レスが前記第１のアドレスデータとなる。

【００１６】このようにして前記タイムスロット圧縮手
段からは第１のアドレスデータ（圧縮処理によりできた
空き時間の区間で出力される）と第２のアドレスデータ
（第２の時間幅のタイムスロットで順次出力される）と
が出力される。制御手段は、前記タイムスロット圧縮手
段から順次出力されるアドレスデータが前記第２のアド
レスデータである前記第２の時間幅のタイムスロットの
区間においては、そのアドレスで前記メモリからデータ
を読出す。また制御手段は、前記タイムスロット圧縮手
段から順次出力されるアドレスデータが前記第１のアド
レスデータであるタイムスロットの区間においては、前
記メモリのリフレッシュ処理または別ユニットと前記メ
モリとの間のデータ転送処理を行なうよう制御する。

【００１７】さらに、制御手段による制御のもとで読出
されたデータのうち、前記第２のアドレスデータに応じ
て読出されたデータは、データ取出し手段により取出さ
れる。取出されたデータは、第２の時間幅のタイムスロ
ットごとに順次出力されるデータであるので、それらの
データが順次出力されるタイムスロットの時間幅をタイ
ムスロット伸張手段によって伸張して第１の時間幅のタ
イムスロットごとに該データを前記データ処理手段に送
出するようにする。

【００１８】以上より、前記データ処理手段は、第１の
時間幅のタイムスロットごとにアドレスデータを出力し
てメモリからデータを読出すことができる。これによ
り、前記データ処理手段は、第１の時間幅のタイムスロ
ットに基づいて時分割で種々のデータ処理を進めること
ができる。そして、それに並行してメモリのリフレッシ
ュ処理または別ユニットと前記メモリとの間のデータ転
送処理を行なうことができる。

【００１９】上記第２の局面に係る発明の構成によれ
ば、このメモリ制御装置の外部にあるデータ処理手段か
ら第２のアドレスデータおよび書込みデータが出力さ
れ、そのアドレスでメモリへの書込みが要求されたと
き、その書込みを行ないつつ、並行して前記メモリのリ
フレッシュまたは別ユニットと前記メモリとの間のデー
タ転送を行なうことができる。データ処理手段からのメ
モリ書込み要求は、第１の時間幅のタイムスロットごと
に行なわれる。

【００２０】

【実施例】以下、図面を用いてこの発明の実施例を説明
する。この実施例は、本発明を電子楽器に適用したもの
である。

【００２１】図１は、この発明の一実施例に係るメモリ
制御装置を適用した電子楽器のブロック構成を示す。こ
の電子楽器は、中央処理装置（ＣＰＵ）１、リードオン
リメモリ（ＲＯＭ）２、ランダムアクセスメモリ（ＲＡ
Ｍ）３、鍵盤４、波形メモリ５、波形メモリ制御回路
６、ＰＣＭ（パルスコードモジュレーション）音源７、
ディジタルアナログ変換器（ＤＡＣ）８、サウンドシス
テム９、アナログディジタル変換器（ＡＤＣ）１０、ハ
ードディスク１２、ＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕ
ｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）コントロ
ーラ１３、表示器１４、パネルスイッチ１５、ＭＩＤＩ
インターフェース１６、およびバスライン１８を備えて
いる。

【００２２】ＣＰＵ１は、この電子楽器全体の動作を制
御する。ＲＯＭ２は、ＣＰＵ１が実行するプログラムお
よび各種の定数データやテーブルデータなどを記憶す
る。ＲＡＭ３は、ＣＰＵ１が動作するときのワークエリ
アなどに用いられる。鍵盤４は、演奏者が演奏操作する
ための複数の鍵を有する鍵盤である。演奏者の演奏操作
により、鍵盤４はキーオン／オフ信号およびキーコード
などの演奏情報を出力する。この演奏情報は、バスライ
ン１８を介してＣＰＵ１に入力する。ＣＰＵ１は、入力
した演奏情報に応じてＰＣＭ音源７に楽音発生を指示す
る。

【００２３】波形メモリ５は、楽音波形データを記憶す
るＤＲＡＭである。波形メモリ制御回路６は、波形メモ
リ５のデータ転送を制御する制御回路である。波形メモ
リ５がＤＲＡＭであるので、以後、波形メモリ制御回路
６をＤＲＡＭ制御回路と呼ぶものとする。

【００２４】ＰＣＭ音源７は、ＣＰＵ１からの指示に応
じて波形メモリ５から楽音波形データを繰返し読出し必
要に応じて適宜所定の処理を行ない、ディジタル楽音信
号を生成出力する。ＰＣＭ音源７は、第１チャンネルか
ら第１６チャンネルまでの１６個の発音チャンネルを備
えており、時分割で各発音チャンネルの処理を行なうよ
うになっている。ＰＣＭ音源７から出力される楽音信号
は、ＤＡＣ８によりアナログ信号に変換されサウンドシ
ステム９に入力する。サウンドシステム９は、入力した
アナログ楽音信号に基づいて、実際に楽音を放音する。

【００２５】ＡＤＣ１０には、マイクロフォン１１など
のアナログ楽音信号を入力する装置を接続することがで
きる。ＡＤＣ１０に入力したアナログ楽音信号は、所定
のサンプリング周波数でサンプリングされ、ディジタル
楽音波形データに変換される。そのディジタル楽音波形
データは、シリアル伝送にてＤＲＡＭ制御回路６に入力
し、ＤＲＡＭ制御回路６の制御のもとで波形メモリ５に
書込むことができる。

【００２６】ハードディスク１２は、楽音波形データ
（およびその他のデータ）を記憶する補助記憶装置であ
る。ハードディスク１２に記憶されている楽音波形デー
タは、ＳＣＳＩコントローラ１３を介してＤＲＡＭ制御
回路６に入力し、ＤＲＡＭ制御回路６の制御のもとで波
形メモリ５に書込むことができる。逆に、ＤＲＡＭ制御
回路６の制御のもとで波形メモリ５の波形データをハー
ドディスク１２に書込むことができる。ハードディスク
１２の代わりに、光ディスク装置などを用いてもよい。

【００２７】表示器１４は、各種の情報を表示するため
にこの電子楽器のパネル上に設けられている表示器であ
る。パネルスイッチ１５は、音色の選択などを行なうた
めのスイッチ群である。パネルスイッチ１５を操作して
音色を選択すると、ＣＰＵ１による制御のもとで、その
音色に対応する波形データがＲＯＭ２またはハードディ
スク１２から読出され波形メモリ５にセットされる。Ｍ
ＩＤＩインターフェース１６には、外部サンプラー１７
などのＭＩＤＩ機器を接続することができる。そして、
ＭＩＤＩインターフェース１６を介して外部機器から波
形データなどを入力することができる。

【００２８】この電子楽器では、ＰＣＭ音源７が波形メ
モリ５から波形データを読出して発音を行なうのと並行
して、波形メモリ５のリフレッシュおよび別ユニットか
らの波形メモリ５のアクセスができるようになってい
る。

【００２９】別ユニットからの波形メモリ５のアクセス
としては、ハードディスク１２との間の波形データの読
出し／書込み、ＡＤＣ１０経由で入力した波形データの
書込み、およびＣＰＵ１との間の波形データの読出し／
書込みが実現できるようになっている。さらに、この電
子楽器では、ＣＰＵ１が波形メモリ５に波形データを書
込むのと並行して、上記と同様の波形メモリ５のリフレ
ッシュおよび別ユニットからの波形メモリ５のアクセス
ができるようになっている。

【００３０】そのような並行した処理を実現するため、
この実施例の電子楽器では、ＤＲＡＭ制御回路６とＰＣ
Ｍ音源７との間のアクセスタイミングと、ＤＲＡＭ制御
回路６と波形メモリ５との間のアクセスタイミングと
を、異なるようにしている。以下、これらのアクセスタ
イミングについて説明する。

【００３１】図２（ａ）はＤＲＡＭ制御回路６とＰＣＭ
音源７との間のアクセスタイミングを示す図である。こ
の図において、１つ１つの各矩形はタイムスロットを示
す。矩形内に記載された数値は、そのタイムスロットの
区間でその数値のチャンネルの処理を行なうことを示
す。例えば、タイムスロット２０１は第１チャンネルの
処理を行なうタイムスロットを示す。

【００３２】２１は第１〜第４チャンネルの処理を行な
う１６個のタイムスロットを示す。２２はタイムスロッ
トの列２１に引続き第５〜第８チャンネルの処理を行な
う１６個のタイムスロットを示す。２３はタイムスロッ
トの列２２に引続き第９〜第１２チャンネルの処理を行
なう１６個のタイムスロットを示す。２４はタイムスロ
ットの列２３に引続き第１３〜第１６チャンネルの処理
を行なう１６個のタイムスロットを示す。

【００３３】各チャンネルについて４つのタイムスロッ
トを割当てているのは、１つのチャンネルで４回波形メ
モリをアクセスし、４つの波形データを得るためであ
る。例えば、ＰＣＭ音源７は、４つのタイムスロット２
０１〜２０４のそれぞれの区間で波形メモリ５のアドレ
スを順次出力し、４つの波形データを得て、それらを用
いて補間処理を行ない第１チャンネルについての１つの
ディジタル楽音信号を生成する。他のチャンネルについ
ても同様に４つの波形データから１つのディジタル楽音
信号を生成する。

【００３４】タイムスロットの列２１〜２４のそれぞれ
の時間長さは５μ秒（２００ｋＨｚ）である。４列２１
〜２４の１６×４個のタイムスロットですべてのチャン
ネルについてそれぞれ１つのディジタル楽音信号が生成
できるから、ＰＣＭ音源７は２０μ秒（５０ｋＨｚ）で
全チャンネルの処理を終える。そして、ＰＣＭ音源７は
これを繰返して処理を進めていく。

【００３５】従来はＰＣＭ音源と波形メモリが直接接続
されていたので、ＰＣＭ音源は図２（ａ）の各タイムス
ロットの区間でアドレスデータを出力し所要の波形デー
タを取得していた。一方、この実施例の電子楽器では、
ＰＣＭ音源７から図２（ａ）の各タイムスロットの区間
で順次出力されるアドレスデータはまずＤＲＡＭ制御回
路６に入力する。ＤＲＡＭ制御回路６は、図２（ａ）の
タイムスロットを圧縮し、空き時間を作ってその空き時
間の区間にリフレッシュ用のアドレスやハードディスク
との間のデータ転送用のアドレスなどを埋込んで波形メ
モリ５をアクセスする。

【００３６】図２（ｂ）はＤＲＡＭ制御回路６と波形メ
モリ５との間のアクセスタイミングを示す図である。こ
の図において、１つ１つの各矩形はＤＲＡＭ制御回路６
から波形メモリ５をアクセスするときのタイムスロット
を示す。

【００３７】３１は図２（ａ）のタイムスロットの列２
１を圧縮し空き時間の区間に所定のアドレスデータを埋
め込んだタイムスロットの列を示す。３２はタイムスロ
ットの列３１に引続く列であり、図２（ａ）のタイムス
ロットの列２２を圧縮し空き時間の区間に所定のアドレ
スデータを埋め込んだタイムスロットの列を示す。３３
はタイムスロットの列３２に引続く列であり、図２
（ａ）のタイムスロットの列２３を圧縮し空き時間の区
間に所定のアドレスデータを埋め込んだタイムスロット
の列を示す。３４はタイムスロットの列３３に引続く列
であり、図２（ａ）のタイムスロットの列２４を圧縮し
空き時間の区間に所定のアドレスデータを埋め込んだタ
イムスロットの列を示す。

【００３８】各列３１〜３４のそれぞれの時間長さは図
２（ａ）と同様に５μ秒（２００ｋＨｚ）である。した
がって、４列３１〜３４のすべてのタイムスロットの処
理を終える時間は図２（ａ）と同じく２０μ秒（５０ｋ
Ｈｚ）となる。

【００３９】矩形内に記載された数値は、チャンネル番
号であり、図２（ａ）に示したタイムスロットの各区間
に対応する。例えば、図２（ａ）の４つのタイムスロッ
ト２０１〜２０４は圧縮され、図２（ｂ）の４つのタイ
ムスロット３０１〜３０４に対応することとなる。した
がって、ＰＣＭ音源７から波形データを読出すときに、
ＰＣＭ音源７からタイムスロット２０１〜２０４の各時
間区間で順次出力されたアドレスデータは、ＤＲＡＭ制
御回路６で圧縮されタイムスロット３０１〜３０４の各
時間区間で波形メモリ５に送出されることとなる。図２
（ａ）の他のタイムスロットについても同様である。

【００４０】図２（ｂ）において、圧縮により形成され
た空き時間部分につき説明する。

【００４１】まず、タイムスロット３１１の区間におい
て、ＤＲＡＭ制御回路６は波形メモリ５に向けてリフレ
ッシュアドレスＲ（およびリフレッシュ処理のための制
御信号）を出力する。これにより、波形メモリ５のリフ
レッシュ処理が行なわれる。図２（ｂ）の列３３の先頭
にある「Ｒ」の記載があるタイムスロットも同様であ
る。

【００４２】タイムスロット３１２の区間において、Ｄ
ＲＡＭ制御回路６は、ＡＤＣ１０から入力した波形デー
タを書込むべき波形メモリ内領域のアドレスＭを波形メ
モリ５に向けて出力する。さらにその後、ＤＲＡＭ制御
回路６は、ＡＤＣ１０から入力した波形データそのもの
を波形メモリ５に出力する。これにより、マイクロフォ
ン１１などの外部機器からＡＤＣ１０を介して入力した
波形データの波形メモリ５への書込み処理（いわゆるＰ
ＣＭ録音）が行なわれる。図２（ｂ）の列３２〜３４の
それぞれの中程にある「Ｍ」の記載があるタイムスロッ
トも同様である。なおこの実施例では、図２（ｂ）にお
いて「Ｍ」の記載がある４つのタイムスロットを時分割
で用いることにより、４チャンネル分の外部からの波形
データの録音を行えるようになっている。

【００４３】タイムスロット３１３の区間において、Ｄ
ＲＡＭ制御回路６は、ＣＰＵ１から波形データを書込み
または読出すべき波形メモリ内領域のアドレスＣを波形
メモリ５に向けて出力する。さらにその後、波形メモリ
５への書込み処理の場合には、ＤＲＡＭ制御回路６はＣ
ＰＵ１から入力した書込みデータも波形メモリ５に出力
する。波形メモリ５からの読出し処理の場合には、ＤＲ
ＡＭ制御回路６は波形メモリ５から読出したデータを
（所定のレジスタに格納することにより）ＣＰＵ１に渡
す。以上のようにして、ＣＰＵ１からの波形メモリ５へ
のアクセス処理を行なうことができる。図２（ｂ）の列
３４の先頭にある「Ｃ」の記載があるタイムスロットも
同様である。

【００４４】タイムスロット３２０〜３２３の区間にお
いて、ＤＲＡＭ制御回路６は、ハードディスク１２と波
形メモリ５との間のデータ転送（ＳＣＳＩによるＤＭ
Ａ）処理により波形データを書込みまたは読出すべき波
形メモリ内領域のアドレスＳ０〜Ｓ３（連続アドレス）
を出力する。さらにその後、ハードディスク１２の波形
データを波形メモリ５へ書込む処理の場合には、ＤＲＡ
Ｍ制御回路６は、ハードディスク１２から読出した波形
データを波形メモリ５に出力する。波形メモリ５から読
出した波形データをハードディスク１２に書込む処理の
場合には、ＤＲＡＭ制御回路６は、波形メモリ５から読
出した波形データをハードディスク１２に向けて出力す
る。以上のようにして、ハードディスク１２と波形メモ
リ５との間のデータ転送処理を行なうことができる。図
２（ｂ）の列３１の後半部にある「Ｓ０」〜「Ｓ３」、
および列３２〜３４の前半部と後半部にある「Ｓ０」〜
「Ｓ３」の記載があるタイムスロットも同様である。

【００４５】なお、図２（ａ）はＰＣＭ音源７から波形
データを読出すときのアクセスタイミングを示している
が、この実施例の電子楽器では、このアクセスタイミン
グでＣＰＵ１から波形メモリ５への波形データ書込みを
行なうこともできる。この場合、ＣＰＵ１は、図２
（ａ）の各タイムスロットでＤＲＡＭ制御回路６に書込
みアドレスを出力し、その後さらに書込みデータを出力
する。ＤＲＡＭ制御回路６は、上述したようにタイムス
ロットの圧縮を行ない、図２（ｂ）のアクセスタイミン
グで波形メモリ６に書込みを行なう。空き時間の利用
は、ＰＣＭ音源７からの読出しの場合と同じである。

【００４６】次に、ＤＲＡＭ制御回路６の構成について
詳細に説明する。

【００４７】図３は、ＤＲＡＭ制御回路６の一部のブロ
ック構成を示す。この図は、ＤＲＡＭ制御回路６のうち
アドレスデータを処理する部分を図示したものである。
この図において、ＤＲＡＭ制御回路６は、音源アドレス
インターフェース６０１、リフレッシュカウンタ６０
２、ＡＤＣ書込みカウンタ６０３、ハードディスク転送
カウンタ６０４、レジスタ群６０５、制御クロック発生
部６０６、タイミング発生部６０７、マルチプレクサ６
０８、タイムスロット変換部６０９、補助カウンタ６１
０、セレクタ６１１、および制御信号発生部６１２を備
えている。

【００４８】図４は、図３のタイムスロット変換部６０
９のブロック構成を示す。タイムスロット変換部６０９
は、ラッチ６２１、ラッチ６２２、遅延回路６２３、お
よびセレクタ６２４を備えている。

【００４９】図３を参照して、音源アドレスインターフ
ェース６０１は、ＰＣＭ音源７からアドレスバスに出力
されたアドレスデータを入力するためのインターフェー
スである。ＰＣＭ音源７から出力されたアドレスデータ
は、音源アドレスインターフェース６０１を介して、マ
ルチプレクサ６０８の入力端子ＰＴに入力する。なお、
ＰＣＭ音源７から波形データを読出す代わりに、ＣＰＵ
１から（図２（ａ）のタイミングで）アドレスを与えて
波形メモリ５に書込みを行なう場合は、レジスタ群６０
５内の所定のレジスタから音源アドレスインターフェー
ス６０１を介してマルチプレクサ６０８の入力端子ＰＴ
にアドレスを入力する。

【００５０】リフレッシュカウンタ６０２は、波形メモ
リ５のリフレッシュアドレスを発生する。リフレッシュ
カウンタ６０２は、リフレッシュ処理が行われるごとに
カウントアップされるようになっている。

【００５１】なお、ＤＲＡＭである波形メモリ５はアド
レスをロウ（ＲＯＷ）アドレスとカラム（ｃｏｌｕｍ
ｎ）アドレスとにマルチプレクスして入力するが、リフ
レッシュのときはロウアドレスのみ入力して、そのロウ
（ＲＯＷ）アドレスの全記憶ビットをリフレッシュする
ようになっている。そのため、リフレッシュカウンタ６
０２は、アドレスデータのうちロウアドレスに相当する
上位部分のみをカウントするカウンタになっており、カ
ラムアドレスに相当する下位部分の各ビットはすべて
「０」とされる。ロウアドレスを表すリフレッシュカウ
ンタ６０２の出力およびカラムアドレス部の「０」が合
せられたリフレッシュアドレスＲは、マルチプレクサ６
０８の入力端子ＲＴに入力する。

【００５２】ＡＤＣ書込みカウンタ６０３は、ＡＤＣ１
０の動作クロック信号に基づきカウントアップされるカ
ウンタである。このカウンタ６０３の値は、ＡＤＣ１０
から出力される波形データを書込むべき波形メモリ５上
のアドレスＭであり、マルチプレクサ６０８の入力端子
ＭＴに入力する。ＣＰＵ１がレジスタ群６０５の所定の
レジスタに初期値を書込むと、カウンタ６０３にその初
期値（書込み開始アドレス）が設定される。ＡＤＣ１０
は動作クロック信号にしたがってマイクロフォン１１に
より入力した外部音をディジタルの波形データに変換し
て出力するが、カウンタ６０３の値、すなわち書込みア
ドレスＭは、ＡＤＣ１０が波形データを出力するごとに
カウントアップされていくこととなる。

【００５３】ハードディスク転送カウンタ６０４のカウ
ント値は、ハードディスク１２と波形メモリ５との間の
データ転送を行なう際の波形メモリ５上のアドレスＳを
表す。すなわち、そのカウント値は、ハードディスク１
２に記憶されている波形データを波形メモリ５に転送す
るときは書込みアドレスを表し、波形メモリ５に記憶さ
れている波形データをハードディスク１２に転送すると
きは読出しアドレスを表す。

【００５４】書込みあるいは読出しは、４つの波形デー
タごとに行なわれる。例えば、ハードディスク１２から
波形メモリ５への転送の場合は、ハードディスク１２か
ら読出した波形データが４つ集まると（図５のＦＩＦＯ
回路（後述））、カウンタ６０４がカウントアップされ
る。その結果、カウンタ６０４の値は、４つの波形デー
タを連続的に書込むべき波形メモリ５上の書込み先頭ア
ドレス（実際には下位２ビットを除いたデータ）を表す
こととなる。カウンタ６０４の値は、マルチプレクサ６
０８の入力端子ＳＴに出力する。

【００５５】なお、４つの波形データを波形メモリ５の
連続したアドレスの４つの領域に書込むこととなるの
で、カウンタ６０４は下位２ビットを除いたアドレスを
表し、下位２ビットはいずれも強制的に「０」とされて
いる。下位２ビットについては、後段の補助カウンタ６
１０で強制的に「０」〜「３」に設定される。

【００５６】レジスタ群６０５は、ＣＰＵ１のバス１８
に接続されている。レジスタ群６０５に含まれるすべて
のレジスタは、ＣＰＵ１から書込みおよび読出しを行な
うことができる。レジスタ群６０５は、波形メモリ５か
ら読出した波形データを記憶する読出しデータレジス
タ、および波形メモリ５に書込むべき波形データを記憶
する書込みデータレジスタを備えている。また、ＡＤＣ
書込みカウンタ６０３の初期値を設定するレジスタ、ハ
ードディスク転送カウンタ６０４の初期値を設定するレ
ジスタ、および音源アドレスインターフェース６０１に
入力するアドレスを設定するレジスタを備えている。

【００５７】さらに、レジスタ群６０５は、ＣＰＵ１か
ら波形メモリ５にアクセスするときの、波形メモリ５上
のアドレスを保持するアドレスレジスタを備えている。
そのアドレスレジスタからの出力Ｃは、マルチプレクサ
６０８の入力端子ＣＴに入力する。

【００５８】その他、レジスタ群６０５は各種の制御レ
ジスタを備えている。ＣＰＵ１からこれらの制御レジス
タに制御データを書込むと、その制御データは各部への
制御信号として出力されるようになっている。特に、制
御信号ＸＷ，ＰＷ，ＨＷは、制御クロック発生部６０６
に入力する。制御クロック発生部６０６は、制御信号Ｘ
Ｗ，ＰＷ，ＨＷを入力して、各種の制御クロックＨＤ
Ｒ，ＨＤＷ，ＷＲＴ，ＣＰＲ，ＣＰＷを発生する。

【００５９】制御信号発生部６１２は、制御クロック発
生部６０６からのライト／リード信号ＷＲＴを入力し
て、ロウアドレスストローブ信号ＲＡＳ、カラムアドレ
スストローブ信号ＣＡＳ、およびライト制御信号ＷＲを
発生する。

【００６０】以下、これらの制御信号および制御クロッ
クについて、説明する。 ＸＷ：図２（ｂ）の列３１〜３４のそれぞれの先頭と
中程にあるスロット、すなわちリフレッシュアドレス
Ｒ、ＣＰＵ１からのアクセスアドレスＣ、またはＡＤＣ
１０からのデータの書込みアドレスＭが波形メモリ５に
入力したときに、波形メモリ５にデータを書込むのかま
たは波形メモリ５からデータを読出すのかを区別する制
御信号である。ＣＰＵ１からの指示により制御信号ＸＷ
の値が定まる。実際には、リフレッシュアドレスＲが波
形メモリ５に入力したときは、書込み／読出しのどちら
でもないから、制御信号ＸＷの値は不定でよい。ＡＤＣ
１０からのデータの書込みアドレスＭが波形メモリ５に
入力したときは、書込みであるから、制御信号ＸＷの値
は書込みを指示する値となる。ＣＰＵ１からのアクセス
アドレスＣが波形メモリ５に入力したときは、ＣＰＵ１
から指示された値が制御信号ＸＷとして出力される。

【００６１】ＰＷ：図２（ｂ）の列３１〜３４のうち
「１」〜「１６」のチャンネル番号が記載されたスロッ
トでアドレスが波形メモリ５に入力したときに、波形メ
モリ５にデータを書込むのかまたは波形メモリ５からデ
ータを読出すのかを区別する制御信号である。ＣＰＵ１
からの指示により制御信号ＰＷの値が定まる。ＰＣＭ音
源７から波形データを読出す場合制御信号ＰＷは読出し
を指示する値、ＣＰＵ１から波形データを書込む場合制
御信号ＰＷは書込みを指示する値となる。

【００６２】ＨＷ：図２（ｂ）の列３１〜３４のうち
ハードディスク１２とのデータ転送を行なう際のアドレ
スＳ０〜Ｓ３を出力するスロットでこれらのアドレスが
波形メモリ５に入力したときに、波形メモリ５にデータ
を書込むのかまたは波形メモリ５からデータを読出すの
かを区別する制御信号である。ＣＰＵ１からの指示によ
り制御信号ＨＷの値が定まる。ハードディスク１２から
データを読出して波形メモリ５に書込む処理を行なう場
合制御信号ＨＷは書込みを指示する値、波形メモリ５か
らデータを読出してハードディスク１２に書込む処理を
行なう場合制御信号ＨＷは読出しを指示する値となる。

【００６３】ＨＤＲ：図２（ｂ）の列３１〜３４のア
ドレスＳ０〜Ｓ３を出力するスロットでアドレスを出力
し波形メモリ５からデータを読出すときは、４つのデー
タを連続して読出しまとめてハードディスク１２へと送
出するようになっているため、ＤＲＡＭ制御回路６は４
つのデータを一時記憶するＦＩＦＯ回路（後述する図５
の付番６３９）を備えている。制御クロックＨＤＲは、
このＦＩＦＯ回路に波形メモリ５から読出したデータを
記憶するときの書込み制御クロックである。

【００６４】ＨＤＷ：図２（ｂ）の列３１〜３４のア
ドレスＳ０〜Ｓ３を出力するスロットでアドレスを出力
し波形メモリ５にデータ（ハードディスク１２から読出
したデータ）を書込むときは、４つのデータを連続して
書込むようになっているため、ＤＲＡＭ制御回路６はハ
ードディスク１２からの４つのデータを一時記憶するＦ
ＩＦＯ回路（後述する図５の６４１）を備えている。制
御クロックＨＤＷは、このＦＩＦＯ回路に一時記憶され
たデータを取出すときの読出し制御クロックである。

【００６５】ＷＲＴ：図２（ｂ）のアクセスタイミン
グで波形メモリ５にアドレスが入力する各タイムスロッ
トの区間で、波形メモリ５にデータを書込むのかまたは
波形メモリ５からデータを読出すのかを区別するライト
／リード信号ＷＲＴである。図２（ｂ）の各タイムスロ
ットのうち、アドレスＲ，Ｃ，Ｍが波形メモリ５に入力
されるときは上記制御信号ＸＷが、「１」〜「１６」の
チャンネル番号が記載されたスロットでアドレスが波形
メモリ５に入力されるときは上記制御信号ＰＷが、アド
レスＳ０〜Ｓ４が波形メモリ５に入力されるときは上記
制御信号ＨＷが、それぞれライト／リード信号ＷＲＴと
して出力される。

【００６６】ＲＡＳ，ＣＡＳ：ロウアドレスストロー
ブ信号およびカラムアドレスストローブ信号である。い
ずれも負論理でＤＲＡＭである波形メモリ５に入力する
信号である。アドレスデータが波形メモリ５に入力して
いるとき、これらのストローブ信号が立ち下がると、波
形メモリ５にロウアドレスおよびカラムアドレスが取込
まれる。

【００６７】ＷＲ：負論理でＤＲＡＭである波形メモ
リ５に入力するライト制御信号である。この制御信号が
立ち下がることにより、波形メモリ５へのデータ書込み
が実行される。なお、ＤＲＡＭのデータ書き込みの方法
としては、アドレスが確定する前にライト制御信号ＷＲ
を立ち下げる方法を用いるものもあるが、どちらの方法
であっても制御信号発生部６１２は、ライト／リード信
号ＷＲＴに基づいて適正なタイミングでライト制御信号
ＷＲを出力するようになっている。

【００６８】図３において、マルチプレクサ６０８は、
タイミング発生部６０７から送出されるタイミング信号
に基づいて入力端子ＰＴ，ＲＴ，ＭＴ，ＳＴ，ＣＴのい
ずれの入力データを選択して出力するかを決定する。ま
た、タイミング発生部６０７は、その他の各種のタイミ
ング信号を発生する。マルチプレクサ６０８からの出力
データＴＩは、タイムスロット変換部６０９に入力す
る。図４を参照して、タイムスロット変換部６０９につ
き説明する。

【００６９】タイムスロット変換部６０９への入力デー
タＴＩはラッチ６２１にラッチされる。ラッチ６２１か
らの出力データＬＯはラッチ６２２にラッチされる。ラ
ッチ６２２からの出力データＳＩ１は、セレクタ６２４
の入力端子Ｓ１および遅延回路６２３に入力する。遅延
回路６２３は、入力データを所定時間遅延させる。遅延
回路６２３からの出力データＳＩ２は、セレクタ６２４
の入力端子Ｓ２に入力する。

【００７０】セレクタ６２４は、タイミング発生部６０
７から出力されるタイミング信号に応じて入力データＳ
Ｉ１またはＳＩ２を選択出力する。セレクタ６２４から
の出力データが、タイムスロット変換部６０９の出力デ
ータＴＯとして出力される。

【００７１】再び図３を参照して、タイムスロット変換
部６０９から出力された出力データ（アドレスデータ）
ＴＯは、ロウあるいはカラムのアドレス別にセレクタ６
１１の入力端子Ｒ０，Ｃ０に入力する。また、補助カウ
ンタ６１０からの出力と合せてセレクタ６１１の入力端
子ＣＸに入力する。これらのセレクタ６１１の入力デー
タおよび選択出力のタイミングについては、後に詳しく
説明する。セレクタ６１１からの出力データＡＤが、Ｄ
ＲＡＭ制御回路６から波形メモリ５へ出力されるアドレ
スデータＡＤとなる。

【００７２】図６は、図３のＤＲＡＭ制御回路６におけ
るアドレスデータの処理を説明するためのタイムチャー
トである。図６のタイムチャートおよび図３，４のブロ
ック構成図を参照して、アドレスデータの処理につき説
明する。

【００７３】図６において、列Ｐ，Ｒ，Ｓはそれぞれマ
ルチプレクサ６０８の入力端子ＰＴ，ＲＴ，ＳＴへ入力
するデータＰ，Ｒ，Ｓを示している。ＰＣＭ音源７から
マルチプレクサ６０８の入力端子ＰＴに入力するアドレ
スデータを表す列Ｐは、図２（ａ）の列２１の前半部の
８つのタイムスロット分に相当する。

【００７４】図６のタイムスロット２０１の矩形中に
「Ｐ１−１」と記載してあるのは、このタイムスロット
の区間でマルチプレクサ６０８の入力端子Ｐに入力する
データがＰＣＭ音源７の第１チャンネル用の第１番目の
アドレスデータであることを示している。同様に、タイ
ムスロット２０２〜２０４の「Ｐ１−２」「Ｐ１−３」
「Ｐ１−４」との記載は、それぞれのタイムスロットの
区間において入力端子Ｐに入力するデータが、第１チャ
ンネル用の第２〜４番目のアドレスデータであることを
示している。第２チャンネル用の４つのタイムスロット
の「Ｐ２−１」「Ｐ２−２」「Ｐ２−３」「Ｐ２−４」
の記載も同様である。

【００７５】図６の列ＴＩは図３のマルチプレクサ６０
８の出力データを表す。矢印２１１〜２２０は、それぞ
れの時点でマルチプレクサ６０８がどの入力を選択出力
するかを示す。すなわち、まずタイムスロット２０１が
開始する少し前の矢印２１１の時点で、マルチプレクサ
６０８は入力端子ＲＴのリフレッシュアドレスＲを選択
出力する。次に、矢印２１２〜２１５の各時点でそれぞ
れ入力端子ＰＴのＰＣＭ音源７からのアドレスデータＰ
１−１〜Ｐ１−４を選択出力する。また、矢印２１６の
時点で入力端子ＳＴに入力しているハードディスクとの
間のデータ転送の際に用いるアドレスデータＳを出力す
る。次に、矢印２１７〜２２０の各時点でそれぞれ入力
端子ＰＴのＰＣＭ音源７からのアドレスデータＰ２−１
〜Ｐ２−４を出力する。マルチプレクサ６０８における
このような多重化処理はタイミング発生部６０７から送
出されるタイミング信号に基づいて行なわれる。

【００７６】マルチプレクサ６０８からの出力データＴ
Ｉは、タイムスロット変換部６０９のラッチ６２１（図
４）にラッチされる。図６の矢印２２１〜２３０はラッ
チ６２１のラッチタイミングを示す。このラッチタイミ
ングは、タイミング発生部６０７から送出されるタイミ
ング信号に基づく。図６の列ＬＯは、図４のラッチ６２
１からの出力データＬＯを表す。

【００７７】ラッチ６２１からの出力データＬＯはラッ
チ６２２にラッチされる。図６の矢印２３１〜２４０は
ラッチ６２２のラッチタイミングを示す。このラッチタ
イミングは、タイミング発生部６０７から送出されるタ
イミング信号に基づく。図６の列ＳＩ１は、ラッチ６２
２からの出力データ、すなわちセレクタ６２４の入力端
子Ｓ１への入力データＳＩ１を表す。ラッチ６２２から
の出力データは、遅延回路６２３に入力し、所定時間遅
延されて出力される。図６のＳＩ２は、遅延回路６２３
からの出力データＳＩ２を表す。

【００７８】セレクタ６２４は、タイミング発生部６０
７から送出されるタイミング信号に基づき、入力端子Ｓ
１に入力するデータＳＩ１または入力端子Ｓ２に入力す
るデータＳＩ２を選択出力する。図６の「セレクタ６２
４」に示すように、セレクタ６２４は、ラッチ６２２が
アドレスデータＰ１−１をラッチするタイミング（矢印
２３２）までは入力データＳＩ２を選択出力し、それ以
後は入力データＳＩ１と入力データＳＩ２の両者がハー
ドディスク転送用のアドレスＳを出力する時点まで入力
データＳＩ１を選択出力し、さらにそれ以後は入力デー
タＳＩ２を選択出力するように切換えられる。したがっ
て、セレクタ６２４からの出力データＴＯ（タイムスロ
ット変換部６０９の出力）は、図６の列ＴＯに示すよう
に出力される。

【００７９】図３を参照して、タイムスロット変換部６
０９の出力データ（アドレスデータ）ＴＯのうち、ロウ
アドレスに相当する上位部分はセレクタ６１１の入力端
子Ｒ０に入力する。出力データＴＯのうちカラムアドレ
スに相当する下位部分は、セレクタ６１１の入力端子Ｃ
０およびＣＸに入力する。ただし、セレクタ６１１の入
力端子ＣＸの下位２ビットには、出力データＴＯでな
く、補助カウンタ６１０からの出力（２ビット）が接続
されている。

【００８０】図６の「補助カウンタ６１０」に示すよう
に、補助カウンタ６１０は、１０進の「０」〜「３」
（ビットデータでは「００」「０１」「１０」「１
１」）を繰返し出力する。特に、タイムスロット変換部
６０９からの出力データＴＯがハードディスクとのデー
タ転送を行なう際のアドレスデータＳである区間２４６
において、補助カウンタ６１０は１０進の「０」〜
「３」を一通り出力するようになっている。

【００８１】セレクタ６１１は、タイミング発生部６０
７から出力されるタイミング信号に応じて入力端子Ｒ
０，Ｃ０，あるいはＣＸを選択する。図６の「セレクタ
６１１」にそのタイミングを示す。まず、図６におい
て、出力データＴＯとしてリフレッシュアドレスＲが出
力される区間２４１では、セレクタ６１１は入力端子Ｒ
０およびＣ０を順次選択出力する。これにより当該区間
２４１でリフレッシュアドレスＲのロウアドレスとカラ
ムアドレス（リフレッシュ処理においてカラムアドレス
は不要なデータであるので「０」とされている）とが出
力される。

【００８２】次に、出力データＴＯとしてＰＣＭ音源７
からのアドレスデータＰ１−１が出力される区間２４２
では、セレクタ６１１は入力端子Ｒ０およびＣ０を順次
選択出力する。これにより当該区間２４２でＰＣＭ音源
７から送出された読出しアドレスＰ１−１のロウアドレ
スとカラムアドレスとが出力される。出力データＴＯと
してアドレスデータＰ１−２〜Ｐ１−４が出力される区
間２４３〜２４５においても同様である。

【００８３】次に、出力データＴＯとしてハードディス
ク転送用に出力されたアドレスＳが出力される区間２４
６では、まず始めにセレクタ６１１は入力端子Ｒ０を選
択出力する。これにより、まずハードディスク転送用ア
ドレスＳのうちロウアドレスが出力される。次に、補助
カウンタ６１０が「０」〜「３」をカウントする各区間
で、セレクタ６１１は入力端子ＣＸを選択出力する。こ
れにより、ハードディスク転送用アドレスＳのうちカラ
ムアドレス（下位２ビットは補助カウンタ６１０からの
「０」〜「３」の値とされたデータ）４つ分が出力され
る。

【００８４】なお、このようにロウアドレスを１回出力
して次にカラムアドレスを順次４回出力しているのは、
波形メモリ５とハードディスク１２との間のデータ転送
を行なう際にはＤＲＡＭ（波形メモリ５）におけるいわ
ゆる高速アクセスモードを用いてデータ転送を行なって
いるためである。このようなデータ転送においては、書
込み／読出しする波形メモリ５のアドレスは連続してい
るので、補助カウンタ６１０でアドレスの下位２ビット
を強制的に「０」〜「３」としてアドレスを発生してい
る。ＤＲＡＭの高速アクセスモードとは、例えばページ
モード、エンハンストページモード、およびスタチック
コラムモードなどである。

【００８５】図６において、出力データＴＯとしてＰＣ
Ｍ音源７からのアドレスデータＰ２−１〜Ｐ２−４が出
力される区間２４７〜２５０では、上述のＰ１−１〜Ｐ
１−４の場合と同様にして、ＰＣＭ音源７から送出され
た読出しアドレスＰ２−１〜Ｐ２−４のロウアドレスと
カラムアドレスとが出力される。

【００８６】以上のようにして、セレクタ６１１からの
出力データ、すなわちＤＲＡＭ制御回路６から波形メモ
リ５に向けて出力されるアドレスデータＡＤが生成出力
される。図６の最下段に示した列ＡＤは、出力アドレス
データＡＤを表し、図２（ｂ）の列３１の前半部の１３
個のタイムスロットに相当する。このアドレスデータＡ
Ｄが、ＤＲＡＭ制御回路６から波形メモリ５に出力され
るアドレスである。なお、図６の列ＡＤでは、図２
（ｂ）に合せてロウアドレスとカラムアドレスの組を１
つの矩形で表している。

【００８７】このようにアドレスデータＡＤが出力され
るのと同期して、図３の制御信号発生部６１２からロウ
アドレスストローブ信号ＲＡＳおよびカラムアドレスス
トローブ信号ＣＡＳが出力され、波形メモリ５に書込み
／読出しアドレスが取込まれる。図６の下段にロウアド
レスストローブ信号ＲＡＳおよびカラムアドレスストロ
ーブ信号ＣＡＳのタイミングを示す。ＤＲＡＭ制御回路
６から出力され波形メモリ５に入力するアドレスデータ
ＡＤがロウアドレスである各タイムスロットではロウア
ドレスストローブ信号ＲＡＳ（負論理）が立ち下がり、
これにより波形メモリ５にロウアドレスが取込まれる。
また、アドレスデータＡＤがカラムアドレスである各タ
イムスロットではカラムアドレスストローブ信号ＣＡＳ
（負論理）が立ち下がり、これにより波形メモリ５にカ
ラムアドレスが取込まれる。

【００８８】なお、ここでは特に図２（ｂ）の列３１の
前半部の１３個のタイムスロットに示すアドレスデータ
（図６のＡＤ）を生成出力する処理について説明した
が、図２（ｂ）の列３１の後半部および列３２〜３４の
前半部と後半部のアドレスデータの生成出力も同様に行
なわれる。

【００８９】ただし、列３１〜３４のそれぞれの後半部
のアドレスデータ生成出力においては、リフレッシュア
ドレスを出力する代わりにＡＤＣ１０からの波形データ
を書込む書込みアドレスＭを出力しなければならないか
ら、マルチプレクサ６０８はリフレッシュカウンタ６０
２の代わりにＡＤＣ書込みカウンタ６０３の出力Ｍを選
択出力することとなる。また、列３２，３４の前半部の
アドレスデータ生成出力においては、リフレッシュアド
レスＲを出力する代わりにＣＰＵ１からのアクセスアド
レスＣを出力しなければならないから、マルチプレクサ
６０８はリフレッシュカウンタ６０２の代わりにレジス
タ群６０５のアドレスレジスタの値を選択出力すること
となる。

【００９０】図５は、ＤＲＡＭ制御回路６の一部のブロ
ック構成を示す。この図は、ＤＲＡＭ制御回路６のうち
波形メモリ５との間で転送される書込み／読出しデータ
を処理する部分を図示したものである。この図におい
て、ＤＲＡＭ制御回路６は、遅延回路６３１、セレクタ
６３２、遅延回路６３３、ラッチ６３４、遅延回路６３
５、ラッチ６３６，６３８、ＦＩＦＯ（Ｆｉｒｓｔ−Ｉ
ｎ Ｆｉｒｓｔ−Ｏｕｔ）回路６３７，６３９、ＳＣＳ
Ｉインターフェース６４０、ＦＩＦＯ回路６４１、セレ
クタ６４２、ゲート回路６４３、ＡＤＣインターフェー
ス６４５、ＦＩＦＯ回路６４４，６４６、マルチプレク
サ６４７、およびタイムスロット変換部６４８を備えて
いる。

【００９１】図７は、図５のＤＲＡＭ制御回路６による
波形メモリ５からのデータ読出し処理を説明するための
タイムチャートである。

【００９２】図７のタイムチャートおよび図５のブロッ
ク構成図を参照して、ＰＣＭ音源７からのデータ読出し
処理におけるデータの流れを説明する。ＤＲＡＭ制御回
路６から波形メモリ５に与えたアドレスデータＡＤがＰ
ＣＭ音源７からのアドレスデータＰ１−１〜Ｐ２−４な
ど（他のチャンネルについても同様）である場合、それ
に対応して波形メモリ５から読出されたデータは、遅延
回路６３１→セレクタ６３２→遅延回路６３３→セレク
タ６３２→ラッチ６３４→遅延回路６３５の経路を経
て、ＰＣＭ音源７に渡される。以下、このようなデータ
の流れについて説明する。

【００９３】図７において、列ＰはＰＣＭ音源７からマ
ルチプレクサ６０８の入力端子ＰＴに向けて出力される
アドレスデータを表し、これは図６における列Ｐと同じ
ものである。図３，４および６を用いて説明したよう
に、ＤＲＡＭ制御回路６は、このアドレスデータを圧縮
し空き時間にリフレッシュアドレスＲやハードディスク
転送用アドレスＳ（Ｓ０〜Ｓ４）などを埋込んでアドレ
スデータＡＤを生成し、波形メモリ５に出力する。図７
の列ＡＤはこのアドレスデータＡＤを表し、これは図６
における列ＡＤと同じものである。

【００９４】波形メモリ５へのアドレスの取込みにおい
ては、まずロウアドレスが送出されロウアドレスストロ
ーブ信号ＲＡＳによりロウアドレスが取込まれ、次にカ
ラムアドレスが送出されカラムアドレスストローブ信号
ＣＡＳによりカラムアドレスが取込まれる。したがっ
て、波形メモリ５においてアドレスが確定するのはカラ
ムアドレスが取込まれた後であり、図７の「アドレス確
定区間」に示す各区間３４１〜３５３においてである。
なお、リフレッシュ処理ではカラムアドレスは無効であ
るから、区間３４１は点線で表してある。リフレッシュ
処理の代わりに、ＣＰＵ１からのアクセス処理またはＡ
ＤＣ１０からのデータの書込み処理を行なうときは、区
間３４１がアドレス確定区間となる。

【００９５】図７のアドレス確定区間のうち特にＰＣＭ
音源７からのアドレスデータＰ１−１〜Ｐ２−４が確定
する区間３４２〜３４５，３５０〜３５３に着目する。
まずそれぞれの区間においてアドレスが確定すると、波
形メモリ５から波形データが読出され、図５の遅延回路
６３１に入力する。遅延回路６３１は、読出された波形
データを所定時間遅延し出力データＲＤとして出力す
る。

【００９６】図７の列ＲＤは、図５の遅延回路６３１か
らの出力データＲＤを表す。ＰＤ１−１〜ＰＤ１−４
は、それぞれアドレスＰ１−１〜Ｐ１−４に対応して読
出された波形データを示す。ＰＤ２−１〜ＰＤ２−４も
同様である。アドレス確定区間の各矩形から出力データ
ＲＤへの点線の矢印は、アドレスとそのアドレスに対し
て読出されたデータとの対応を示している。

【００９７】図５の遅延回路６３１からの出力データＲ
Ｄは、セレクタ６３２の入力端子Ｓ２に入力する。セレ
クタ６３２の出力データは、遅延回路６３３に入力する
とともに、ラッチ６３４に入力する。遅延回路６３３
は、３ステージのシフトレジスタになっており、所定の
タイミングで入力データを、レジスタ６３３−１からレ
ジスタ６３３−２へ、レジスタ６３３−２からレジスタ
６３３−３へ、というようにシフトしていく。レジスタ
６３３−３からの遅延出力はセレクタ６３２の入力端子
Ｓ１に入力する。したがって、セレクタ６３２が入力端
子Ｓ１を選択出力している間、遅延回路６３３に入力し
たデータは遅延回路６３３とセレクタ６３２で構成され
るループ回路を回りながら保持されることとなる。

【００９８】図７に示した「遅延回路６３３のタイミン
グ」は、そのループ回路を回りながら保持されているデ
ータに着目したものである。図７の遅延回路６３３のタ
イミングにおいて「１」と記載された区間は、その区間
でセレクタ６３２から遅延回路６３３に書込んだデータ
が第１のデータとなり、またその区間で遅延回路６３３
から読出してセレクタ６３２の入力端子Ｓ１に入力する
データが第１のデータであるということを示している。
次の「２」と記載された区間はその区間で第２のデータ
の読出し／書込みができるということを、またその次の
「３」と記載された区間はその区間で第３のデータの読
出し／書込みができるということを、それぞれ示してい
る。「３」と記載された区間の次は再び「１」の区間す
なわち第１のデータの読出し／書込みができる区間とな
る。遅延回路６３３は、これら第１〜第３のデータ（上
記ループ回路を回っている）を保持している。

【００９９】図７の出力データＲＤの各矩形から出てい
る矢印３３１〜３３８は、セレクタ６３２が入力端子Ｓ
２のデータＲＤを選択出力するタイミングを示す。他の
タイミングでは、セレクタ６３２は入力端子Ｓ１のデー
タを選択出力する。

【０１００】図７に示すように、まず遅延回路６３１か
らの出力データＲＤのうちデータＰＤ１−１は、矢印３
３１のタイミングで、遅延回路６３３に第２のデータと
して書込まれる。同様に、矢印３３２のタイミングでは
データＰＤ１−２が第１のデータとして、矢印３３３の
タイミングではデータＰＤ１−３が第３のデータとし
て、矢印３３４のタイミングではデータＰＤ１−４が第
２のデータとして、それぞれ遅延回路６３３に書込まれ
る。また、データＰＤ２−１〜ＰＤ２−４についても、
同様に矢印３３５〜３３８で示すタイミングでそれぞれ
遅延回路６３３に書込まれる。図７の「遅延回路６３３
のデータ」に示す３つの列は、それぞれ第１〜第３のデ
ータとしてどの波形データが保持されるのかを示してい
る。

【０１０１】図５のラッチ６３４は上述したようにルー
プしている第１〜第３のデータのうちの１つをラッチ
し、ラッチデータを出力データＷＸとして出力する。図
７のＷＸの列はラッチ６３４からの出力データＷＸを示
す。出力データＷＸのうち、データＰＤ１−１の上部に
「２」とあるのは、遅延回路６３３から第２のデータが
出力される区間でラッチ６３４がその第２のデータ（こ
こではデータＰＤ１−１）をラッチしたことを示す。他
のデータＰＤ１−２〜ＰＤ２−３の上部に記された数値
も同様の意味である。

【０１０２】図５のラッチ６３４からの出力データＷＸ
は、遅延回路６３５に入力し所定の遅延時間だけ遅延さ
れて出力データＷＤとして出力される。図７の列ＷＤは
遅延回路６３５からの出力データＷＤを示す。

【０１０３】以上のようにして、最終的にＤＲＡＭ制御
回路６から出力される波形データＷＤは、ＰＣＭ音源７
で処理できるタイムスロットの幅に引伸ばされてＰＣＭ
音源７に渡される。

【０１０４】次に、ＤＲＡＭ制御回路６から波形メモリ
５に与えたアドレスデータＡＤがＣＰＵ１からのアドレ
スデータＣである場合、それに対応して波形メモリ５か
ら読出されたデータは、遅延回路６３１→ラッチ６３６
→ＦＩＦＯ回路６３７の経路を経て、レジスタ群６０５
の読出しデータレジスタに書込まれ、さらにＣＰＵバス
ライン１８を介してＣＰＵ１に渡される。以下、このよ
うなデータの流れについて説明する。

【０１０５】ＣＰＵ１から与えられたアドレスデータＣ
が波形メモリ５に入力するタイムスロットは、図７の列
ＡＤのタイムスロット３１１でリフレッシュアドレスＲ
をアドレスＣに置換えてやればよい。したがって、ＣＰ
Ｕ１からの読出しアドレスＣは区間３４１で確定する。
アドレスが確定すると、波形メモリ５から波形データが
読出され、図５の遅延回路６３１に入力する。遅延回路
６３１は、読出された波形データを所定時間遅延し出力
データＲＤとして出力する。図７の列ＲＤ中のＸＤは、
読出された波形データを表す。波形データＸＤは、三角
印３６１に示すタイミングでラッチ６３６にラッチされ
る。

【０１０６】図７の下方にラッチ６３６のラッチデータ
ＸＤを示す。ラッチ６３６にラッチされた波形データ
は、三角印３６２に示すタイミング（制御クロックＣＰ
Ｒ）でＦＩＦＯ回路６３７に一時記憶される。ＦＩＦＯ
回路６３７は、先入れ先出し方式の記憶回路である。Ｆ
ＩＦＯ回路６３７に入力した波形データは、先入れ先出
し方式で順次図３のレジスタ群６０５内の読出しデータ
レジスタに読出される。ＣＰＵ１は、この読出しデータ
レジスタから読出した波形データを得る。

【０１０７】以上のようにして、ＣＰＵ１から与えられ
たアドレスで読出された波形データＸＤは、ＣＰＵ１に
渡される。

【０１０８】ＤＲＡＭ制御回路６から波形メモリ５に与
えたアドレスデータＡＤがハードディスク転送用のアド
レスデータＳ（Ｓ０〜Ｓ３）であり、そのアドレスＳで
波形メモリ５からデータを読出してハードディスク１２
に書込む場合、そのアドレスＳで波形メモリ５から読出
されたデータは、遅延回路６３１→ラッチ６３８→ＦＩ
ＦＯ回路６３９→ＳＣＳＩインターフェース６４０の経
路を経て、ＳＣＳＩコントローラ１３に渡され、ハード
ディスク１２に書込まれる。以下、このようなデータの
流れについて説明する。

【０１０９】上記アドレスＳが波形メモリ５に入力する
タイムスロットは、図７の列ＡＤのタイムスロット３２
０〜３２３である。そして、区間３４６〜３４９でアド
レスが確定する。アドレスが確定すると、波形メモリ５
から波形データが読出され、図５の遅延回路６３１に入
力する。ここでは、ＤＲＡＭの高速アクセスモードを用
いて波形メモリ５から波形データを読出すので、４つの
データが連続して読出される。

【０１１０】まず、図７の区間３４６で確定したアドレ
スで読み出されたデータが図５の遅延回路６３１に入力
する。遅延回路６３１は、読出された波形データを所定
時間遅延し出力データＲＤとして出力する。図７の列Ｒ
Ｄ中のＨＤ０は、読出された波形データを表す。波形デ
ータＨＤ０は、三角印３７０に示すタイミングでラッチ
６３８にラッチされる。

【０１１１】図７の下方にラッチ６３８のラッチデータ
を示す。ラッチ６３８にラッチされた波形データＨＤ０
は、三角印３８０に示すタイミング（制御クロックＨＤ
Ｒ）でＦＩＦＯ回路６３９に一時記憶される。ＦＩＦＯ
回路６３９は、先入れ先出し方式の記憶回路である。同
様にして、波形データＨＤ１〜ＨＤ３についても、三角
印３７１〜３７３に示すタイミングでラッチ６３８にラ
ッチされ、三角印３８１〜３８３に示すタイミング（制
御クロックＨＤＲ）でＦＩＦＯ回路６３９に一時記憶さ
れる。

【０１１２】ＦＩＦＯ回路６３９に入力した波形データ
は、先入れ先出し方式で順次ＳＣＳＩインターフェース
６４０に入力する。ＳＣＳＩインターフェース６４０
は、図１のＳＣＳＩコントローラ１３とともに、ハード
ディスク１２と波形メモリ５との間のデータ転送におけ
るインターフェースを取るための回路である。ＦＩＦＯ
回路６３９からＳＣＳＩインターフェース６４０に入力
した波形データは、ＳＣＳＩコントローラ１３に送出さ
れハードディスク１２に書込まれる。

【０１１３】以上のようにして、アドレスＳ０〜Ｓ３で
読出された波形データＨＤ０〜ＨＤ３が、ハードディス
ク１２に書込まれる。

【０１１４】図８は、図５のＤＲＡＭ制御回路６による
波形メモリ５へのデータ書込み処理を説明するためのタ
イムチャートである。

【０１１５】図８のタイムチャートおよび図５のブロッ
ク構成図を参照して、ＣＰＵ１から図２（ａ）のタイミ
ングでアドレスを与えてデータ書込み処理を行なう場合
の書込みデータの流れを説明する。この場合、ＣＰＵ１
は書込むべきデータをレジスタ群６０５の所定のレジス
タに書込む。そのデータは、ＦＩＦＯ回路６４４→マル
チプレクサ６４７→タイムスロット変換部６４８→セレ
クタ６４２→ゲート回路６４３の経路を経て、波形メモ
リ５に書込まれる。以下、このようなデータの流れにつ
いて説明する。

【０１１６】図８において、列ＰはＣＰＵ１から所定の
レジスタを経てマルチプレクサ６０８の入力端子ＰＴに
向けて出力されるアドレスデータを表し、これは図６，
７における列Ｐに相当する。図８の列ＡＤも図６，７に
おける列ＡＤと同じくＤＲＡＭ制御回路６から波形メモ
リ５に入力するアドレスデータＰ１−１〜Ｐ２−４を表
す。図８の「アドレス確定区間」も図７のアドレス確定
区間と同じと考えてよい。

【０１１７】このように書込みアドレスＰ１−１〜Ｐ２
−４が確定されるが、一方、書込むべき波形データは図
３のレジスタ群６０５内の所定のレジスタを経て、図５
のＦＩＦＯ回路６４４に入力する。ＦＩＦＯ回路６４４
に入力した波形データは、先入れ先出し方式で順次マル
チプレクサ６４７の入力端子Ｓ１に入力する。

【０１１８】マルチプレクサ６４７は、図３のレジスタ
群６０５から送出される制御信号に応じて、３つの入力
データから１つを選択出力する。ここでは、ＦＩＦＯ回
路６４４から入力する書込みデータＰＤ１−１〜ＰＤ２
−４に着目する。図８の列ＴＳＩは、マルチプレクサ６
４７からの出力データＴＳＩを表す。逆にいえば、マル
チプレクサ６４７は図８の列ＴＳＩのように入力データ
を選択出力する。この出力データＴＳＩは、タイムスロ
ット変換部６４８に入力する。

【０１１９】タイムスロット変換部６４８は、図３のタ
イムスロット変換部６０９と同様の図４に示した構成を
有する。図３のタイムスロット変換部６０９は、図６の
列ＴＩのように入力したアドレスデータを加工して、図
６の列ＴＯのようにアドレスデータＴＯを出力する。こ
れと同様に、図５のタイムスロット変換部６４８は、図
８の列ＴＳＩのように波形データを入力し、加工して図
８の列ＴＳＯのように波形データＴＳＯを出力する。

【０１２０】タイムスロット変換部６４８からの出力デ
ータＴＳＯは、セレクタ６４２の入力端子Ｓ２に入力す
る。セレクタ６４２は、図３のレジスタ群６０５から送
出される制御信号に応じて２つの入力データのいずれか
を選択出力する。図８の最下段にセレクタ６４２の選択
状況を示す。特に、タイムスロット変換部６４８から出
力データＴＳＯとして書込むべき波形データＰＤ１−１
〜ＰＤ２−４が出力されている間、セレクタ６４２はそ
れらの入力データ（入力端子Ｓ２）を選択出力する。

【０１２１】セレクタ６４２からの出力データは、ゲー
ト回路６４３を介して波形メモリ５に送出される。ゲー
ト回路６４３は、図３の制御クロック発生部６０６から
送出されるライト／リード信号ＷＲＴが書込みを指示し
ているとき開いて、セレクタ６４２から出力される波形
データを波形メモリ５に向けて送出する。図８に示すよ
うに、波形データＰＤ１−１〜ＰＤ２−４が波形メモリ
５に向けて送出されるときは、それぞれ対応する書込み
アドレスＰ１−１〜Ｐ２−４が確定しており、これらの
区間でライト制御信号ＷＲが立ち下がる（あるいはアド
レスが確定する前から立ち下げておく）ことにより、波
形データＰＤ１−１〜ＰＤ２−４が波形メモリ５に書込
まれる。

【０１２２】以上のようにして、図２（ａ）のアクセス
タイミングを用いてＣＰＵ１から波形メモリ５へのデー
タ書込みが実行される。

【０１２３】次に、ＤＲＡＭ制御回路６から波形メモリ
５に与えたアドレスデータＡＤがハードディスク転送用
のアドレスデータＳ（Ｓ０〜Ｓ３）であり、ハードディ
スク１２から読出した波形データをそのアドレスＳで波
形メモリ５に書込む場合、ハードディスク１２からＳＣ
ＳＩコントローラ１３を介して読出されたデータは、Ｓ
ＣＳＩインターフェース６４０→ＦＩＦＯ回路６４１→
セレクタ６４２→ゲート回路６４３の経路を経て、波形
メモリ５に書込まれる。以下、このようなデータの流れ
について説明する。

【０１２４】まず、ハードディスク１２から読出されＳ
ＣＳＩコントローラ１３を介してＳＣＳＩインターフェ
ース６４０に入力した波形データは、図５のＦＩＦＯ回
路６４１に一時記憶される。ＦＩＦＯ回路６４１は、少
なくとも４つ分の記憶領域を有する先入れ先出し方式の
記憶回路である。ＦＩＦＯ回路６４１に一時記憶された
波形データは、図３の制御クロック発生部６０６から送
出されるハードディスク書込みクロックＨＤＷに応じ
て、先入れ先出し方式で順次読出され、セレクタ６４２
の入力端子Ｓ１に入力する。

【０１２５】図８の下段にＦＩＦＯ回路６４１からの出
力データＦＯを示す。三角印３９０〜３９３はＦＩＦＯ
回路６４１からデータを出力するタイミング（制御クロ
ックＨＤＷ）を示す。ＨＤ０〜ＨＤ３はＦＩＦＯ回路６
４１から出力される波形データを示す。図８の最下段の
セレクタ６４２の選択状況によれば、ＦＩＦＯ回路６４
１から波形データＨＤ０〜ＨＤ３が出力される区間では
セレクタ６４２はそれらのデータ（入力端子Ｓ１）を選
択出力する。セレクタ６４２からの出力データは、ゲー
ト回路６４３を介して波形メモリ５に送出される。ゲー
ト回路６４３は、図３の制御クロック発生部６０６から
送出されるライト／リード信号ＷＲＴが書込みを指示し
ているとき開いて、セレクタ６４２から出力される波形
データを波形メモリ５に向けて送出する。

【０１２６】図８に示すように、上記の波形データＨＤ
０〜ＨＤ３が波形メモリ５に出力されるとき、書込みア
ドレスＳ０〜Ｓ３は区間３４６〜３４９で確定してい
る。これらの各区間でライト制御信号ＷＲが立ち下がる
（あるいはアドレスが確定する前から立ち下げておく）
ことにより、波形データＨＤ０〜ＨＤ３が波形メモリ５
に書込まれる。

【０１２７】以上のようにして、ハードディスク１２か
ら読出した波形データを波形メモリ５に書込むことがで
きる。

【０１２８】次に、ＡＤＣ１０から出力される波形デー
タは、ＡＤＣインターフェース６４５→ＦＩＦＯ回路６
４６→マルチプレクサ６４７→タイムスロット変換部６
４８→セレクタ６４２→ゲート回路６４３の経路を経
て、波形メモリ５に書込まれる。書込みアドレスは、Ｄ
ＲＡＭ制御回路６から与えられる書込みアドレスＭであ
る。以下、このときの波形データの流れについて説明す
る。

【０１２９】上記の書込みアドレスＭが波形メモリ５に
入力するタイムスロットは、図８の列ＡＤのタイムスロ
ット３１１であり、この書込みアドレスＭは区間３４１
で確定する。

【０１３０】一方、書込むべき波形データは、図１のＡ
ＤＣ１０から送出され、図５のＡＤＣインターフェース
６４５を介して、ＦＩＦＯ回路６４６に一時記憶され
る。ＦＩＦＯ回路６４６に一時記憶された波形データ
は、先入れ先出し方式で順次読出され、マルチプレクサ
６４７の入力端子Ｓ２に入力する。

【０１３１】マルチプレクサ６４７は、図３のレジスタ
群６０５から送出される制御信号に応じて、３つの入力
データから１つを選択出力する。ここでは、ＦＩＦＯ回
路６４６から入力する書込みデータＸＤに着目する。こ
の書込みデータＸＤは、図８の列ＴＳＩ中のＸＤのよう
にマルチプレクサ６４７からの出力され、タイムスロッ
ト変換部６４８に入力して、図８の列ＴＳＯ中のＸＤの
ように出力され、セレクタ６４２の入力端子Ｓ２に入力
する。タイムスロット変換部６４８がこの波形データＸ
Ｄを出力する区間では、セレクタ６４２はこの入力デー
タＸＤ（入力端子Ｓ２）を選択出力する。セレクタ６４
２からの出力データは、ゲート回路６４３を介して波形
メモリ５に送出される。ゲート回路６４３は、図３の制
御クロック発生部６０６から送出されるライト／リード
信号ＷＲＴが書込みを指示しているとき開いて、セレク
タ６４２から出力される波形データを波形メモリ５に向
けて送出する。

【０１３２】図８に示すように、波形データＸＤが波形
メモリ５に向けて送出されるときは、対応する書込みア
ドレスＭが確定しており、この区間でライト制御信号Ｗ
Ｒが立ち下がる（あるいはアドレスが確定する前から立
ち下げておく）ことにより、波形データＸＤが波形メモ
リ５に書込まれる。

【０１３３】以上のようにして、ＡＤＣ１０からの波形
データを波形メモリ５へ書込むことができる。

【０１３４】次に、ＣＰＵ１がレジスタ群６０５の書込
みデータレジスタに書込んだデータは、マルチプレクサ
６４７→タイムスロット変換部６４８→セレクタ６４２
→ゲート回路６４３の経路を経て、波形メモリ５に書込
まれる。書込みアドレスは、ＤＲＡＭ制御回路６から与
えられる書込みアドレスＣである。このときの波形デー
タの流れは、上記のＡＤＣ１０からの波形データとほと
んど同様である。ただし、書込みデータレジスタの波形
データは、マルチプレクサ６４７の入力端子Ｓ３に直接
入力するようになっている。

【０１３５】以上のようにして、ＤＲＡＭ制御回路６と
波形メモリ５との間で書込み／読出しデータが授受され
る。なお、図７は波形データの波形メモリ５からの読出
し、図８は波形メモリ５への書込み、というようにタイ
ムチャートは説明上分けているが、各タイムスロットの
書込み／読出しの区別はＣＰＵ１から指示できるから、
当然に書込みと読出しを混在させることもできる。例え
ば、ＡＤＣ１０からのデータを書込む区間では制御信号
ＸＷを書込み指示にし、ＰＣＭ音源７から波形データを
読出す区間では制御信号ＰＷを読出し指示にし、さらに
ハードディスク１２との間のデータ転送を行なう区間で
は制御信号ＨＷを書込み指示にすれば、ＰＣＭ音源７か
ら波形データを読出して再生しつつ、並行してＡＤＣ１
０からのデータやハードディスク１２からのデータを波
形メモリに書込むことができる。

【０１３６】また、ＰＣＭ音源７からの波形データの読
出しでは、１６チャンネルすべてを発音用に使用するこ
とができ、従来のようにハードディスクとの間のデータ
転送に発音チャンネルを割当てる必要はない。

【０１３７】さらに、波形メモリ５から波形データを読
出して再生しながら、ハードディスク１２の波形データ
を波形メモリ５に転送できるので、波形メモリ５の容量
を超える長い波形データを再生できる。また、外部音を
録音する場合、ＡＤＣ１０から入力した波形データは一
旦波形メモリ５に記憶されるが、波形メモリ５で記憶で
きなくなったら波形メモリ５の波形データをハードディ
スク１２に転送するようにできるので、ハードディスク
１２がフルになるまで長い外部音を録音することもでき
る。

【０１３８】上記実施例は、特にＰＣＭ音源とＤＲＡＭ
の処理能力に差があるとき、すなわちＰＣＭ音源は所定
の時間幅のタイムスロットにしたがって処理する必要が
あるが、ＤＲＡＭはそのタイムスロットの時間幅より短
い時間幅のタイムスロットで読み書きできるときに用い
て好適である。

【０１３９】なお、上記実施例ではＰＣＭ音源７からの
アクセスを図２（ａ）のように、各チャンネルを４回続
けて読出して４つの波形データを得るようにしている
が、これに限らず、飛び飛びのタイムスロットで１つの
チャンネルの波形データを得るようにしてもよい。実
際、ＰＣＭ音源７における補間処理の実行タイミングな
ども考慮し、あるチャンネルの波形データをあるタイム
スロットで読出したら次は１６タイムスロット目のタイ
ムスロットでそのチャンネルの波形データを読出すとい
うように処理することが多い。

【０１４０】また、上記実施例では、図３のリフレッシ
ュカウンタ６０２、ＡＤＣ書込みカウンタ６０３、およ
びハードディスク転送カウンタ６０４を別個に設けてい
るが、これらのカウンタはそれほどの速度を要求されな
いので、１つのカウンタを時分割構成で用いるようにし
てもよい。

【０１４１】

【発明の効果】以上説明したように、この発明によれ
ば、データ処理手段から出力されるアドレスデータのタ
イムスロットの幅を圧縮して空き時間を形成し、その空
き時間でメモリのリフレッシュ処理やハードディスク転
送処理などを行なうようにしているので、データ処理手
段からのメモリアクセスは通常の通りに行ないつつ、並
行してリフレッシュ処理やハードディスク転送処理など
を行なうことができる。したがって、音源システムなど
に適用したときには、発音チャンネルをすべて発音用に
用いて発音を行なうのと並行して、別ユニットから送出
される波形データを波形メモリに書込むような処理が可
能となる。

【図面の簡単な説明】

【図１】 この発明の一実施例に係るメモリ制御装置を
適用した電子楽器のブロック構成図

【図２】 ＤＲＡＭ制御回路６とＰＣＭ音源７との間お
よびＤＲＡＭ制御回路６と波形メモリ５との間のアクセ
スタイミングを示す図

【図３】 ＤＲＡＭ制御回路のブロック構成図（その
１）

【図４】 タイムスロット変換部のブロック構成図

【図５】 ＤＲＡＭ制御回路のブロック構成図（その
２）

【図６】 アドレスデータの処理を説明するためのタイ
ムチャート

【図７】 波形メモリ５からのデータ読出し処理を説明
するためのタイムチャート

【図８】 波形メモリ５へのデータ書込み処理を説明す
るためのタイムチャート

【符号の説明】

１…ＣＰＵ、２…ＲＯＭ、３…ＲＡＭ、４…鍵盤、５…
波形メモリ、６…波形メモリ制御回路、７…ＰＣＭ音
源、８…ＤＡＣ、９…サウンドシステム、１０…ＡＤ
Ｃ、１２…ハードディスク、１３…ＳＣＳＩコントロー
ラ、１８…ＣＰＵバスライン、６０１…音源アドレスイ
ンターフェース、６０２…リフレッシュカウンタ、６０
３…ＡＤＣ書込みカウンタ、６０４…ハードディスク転
送カウンタ、６０５…レジスタ群、６０６…制御クロッ
ク発生部、６０７…タイミング発生部、６０８…マルチ
プレクサ、６０９…タイムスロット変換部、６１０…補
助カウンタ、６１１…セレクタ、６１２…制御信号発生
部、６２１，６２２…ラッチ、６２３…遅延回路、６２
４…セレクタ、６３１，６３３，６３５…遅延回路、６
３２，６４２…セレクタ、６３４，６３６，６３８…ラ
ッチ、６３７，６３９，６４１，６４４，６４６…ＦＩ
ＦＯ回路、６４０…ＳＣＳＩインターフェース、６４３
…ゲート回路、６４５…ＡＤＣインターフェース、６４
７…マルチプレクサ、６４８…タイムスロット変換部。

Claims (2)

【特許請求の範囲】
1. 【請求項１】メモリとデータ処理手段との間に設けら
   れ、これらの間のデータ転送を制御するメモリ制御装置
   であって、 前記メモリのリフレッシュまたは別ユニットと前記メモ
   リとの間のデータ転送を行なうために、第１のアドレス
   データを発生するアドレス発生手段と、 前記データ処理手段から第１の時間幅のタイムスロット
   ごとに順次出力される第２のアドレスデータを入力し、
   その第２のアドレスデータの各タイムスロットの時間幅
   をより短く圧縮して第２の時間幅のタイムスロットごと
   に順次前記第２のアドレスデータを出力するとともに、
   これによりできた空き時間の区間に前記第１のアドレス
   データを埋込み、前記第２のアドレスデータとともに前
   記第１のアドレスデータをも順次出力するようにしたタ
   イムスロット圧縮手段と、 前記タイムスロット圧縮手段から順次出力されるアドレ
   スデータが前記第２のアドレスデータである前記第２の
   時間幅のタイムスロットの区間においては、そのアドレ
   スで前記メモリからデータを読出し、かつ、前記タイム
   スロット圧縮手段から順次出力されるアドレスデータが
   前記第１のアドレスデータであるタイムスロットの区間
   においては前記メモリのリフレッシュ処理または前記別
   ユニットと前記メモリとの間のデータ転送処理を行なう
   よう制御する制御手段と、 前記制御手段による制御のもとで読出したデータから、
   前記第２の時間幅のタイムスロットごとに前記第２のア
   ドレスデータに応じて順次読出されたデータを取出して
   順次出力するデータ取出し手段と、 前記データ取出し手段から第２の時間幅のタイムスロッ
   トごとに順次出力されるデータの各タイムスロットの時
   間幅をより長く伸張して、第１の時間幅のタイムスロッ
   トごとに該データを前記データ処理手段に送出するタイ
   ムスロット伸張手段とを備えたことを特徴とするメモリ
   制御装置。
2. 【請求項２】メモリとデータ処理手段との間に設けら
   れ、これらの間のデータ転送を制御するメモリ制御装置
   であって、 前記メモリのリフレッシュまたは別ユニットと前記メモ
   リとの間のデータ転送を行なうために、第１のアドレス
   データを発生するアドレス発生手段と、 前記データ処理手段から第１の時間幅のタイムスロット
   ごとに順次出力される第２のアドレスデータを入力し、
   その第２のアドレスデータの各タイムスロットの時間幅
   をより短く圧縮して第２の時間幅のタイムスロットごと
   に順次前記第２のアドレスデータを出力するとともに、
   これによりできた空き時間の区間に前記第１のアドレス
   データを埋込み、前記第２のアドレスデータとともに前
   記第１のアドレスデータをも順次出力するようにしたア
   ドレスタイムスロット圧縮手段と、 前記データ処理手段から第１の時間幅のタイムスロット
   ごとに順次出力される書込みデータを入力し、その書込
   みデータの各タイムスロットの時間幅をより短く圧縮し
   て第２の時間幅のタイムスロットごとに順次前記書込み
   データを出力するデータタイムスロット圧縮手段と、 前記アドレスタイムスロット圧縮手段から順次出力され
   るアドレスデータが前記第２のアドレスデータである前
   記第２の時間幅のタイムスロットの区間においては、前
   記メモリのそのアドレスに前記データタイムスロット圧
   縮手段から出力される書込みデータを書込み、かつ、前
   記アドレスタイムスロット圧縮手段から順次出力される
   アドレスデータが前記第１のアドレスデータであるタイ
   ムスロットの区間においては前記メモリのリフレッシュ
   処理または別ユニットと前記メモリとの間のデータ転送
   処理を行なうよう制御する制御手段とを備えたことを特
   徴とするメモリ制御装置。