JPH06348489A - 演算装置 - Google Patents

Abstract

(57)【要約】 【目的】 演算装置において、振幅制限回路の出力デー
タを用いずに状態信号を生成し、振幅制限回路での遅延
による速度低下を抑え、処理の高速化をはかる。 【構成】 入力データ１４に対し、演算命令１１を受け
てデコーダ１３から出力された制御信号１２に応じて演
算が演算回路１７で行われ、その演算結果は振幅制限回
路１８とフラグ生成回路１８に入力される。振幅制限回
路１８では演算回路１７からの制御信号１６に応じて入
力をそのまま出力し、もしくは正の最大値もしくは負の
最大値に変換し演算装置の出力データ２１とする。また
同時にフラグ生成回路２０では演算回路１７の出力デー
タ１５と演算回路１７の制御信号１６に応じて演算装置
の状態信号１９を出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロプロセッサや
デジタルシグナルプロセッサなどの処理装置の内部にお
いて、十分高速な動作を可能とする演算装置に関するも
のである。

【０００２】

【従来の技術】図５は、従来の演算装置の一例を示すブ
ロック図である。

【０００３】図５において、デコータ１は演算命令２を
受けて制御信号３を生成し、この制御信号３を演算回路
４に出力する。

【０００４】演算回路４は、入力データ５に対しデコー
ダ１からの制御信号３に応じて演算を行い、その演算結
果を振幅制限回路６に入力する。

【０００５】振幅制限回路６では、演算回路５からの制
御信号７に応じて入力をそのまま出力、もしくは正の最
大値もしくは負の最大値に変換して演算装置の出力デー
タ８とする。また、フラグ生成回路９は振幅制限回路６
の出力データ８に応じて演算装置の状態信号１０を出力
する。

【０００６】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の演算装置では、振幅制限回路６の出力データ
に応じてフラグ生成回路９が演算装置の状態信号を出力
するシリアル処理のために、振幅制限回路６からの出力
データ、すなわち演算装置の出力データが確定するまで
は、演算装置の状態信号を出力できず、振幅制限回路６
での遅延時間分だけ演算装置全体の処理速度が低下する
という問題があった。

【０００７】本発明は上記従来の問題点を解決するもの
で、振幅制限回路での遅延による速度低下を抑え、装置
全体の処理速度を向上できる演算装置を提供することを
目的とする。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、本発明の演算装置は演算命令を受けて制御信号を生
成するデコーダと、入力データに対し前記デコーダの制
御信号に応じて演算を行いデータと制御信号を出力する
演算回路と、前記演算回路の出力データを入力として前
記演算回路からの制御信号に応じてそのまま出力し、も
しくは正の最大値もしくは負の最大値に変換して出力す
る振幅制限回路と、前記演算回路の出力データと前記演
算回路からの制御信号に応じて状態信号を出力するフラ
グ生成回路とを備えてなるものである。

【０００９】

【作用】上記の構成により、フラグ生成回路が振幅制限
回路の出力データによらず、演算回路からの出力データ
と演算回路からの制御信号に応じて状態信号を出力する
パラレル処理とを行うことになり、これによって、振幅
制限回路からの出力データが確定するまでの振幅制限回
路での遅延時間分を要することなく状態信号を生成で
き、演算装置全体の処理速度を向上できる。

【００１０】

【実施例】以下、本発明の一実施例を図１〜図４を参照
しながら説明する。

【００１１】図１は演算装置の全体の構成を示すブロッ
ク図であり、この演算装置は、演算命令１１を受けて制
御信号１２を生成するデコーダ１３と、入力データ１４
に対しデコーダ１３の制御信号１２に応じて演算を行い
出力データ１５と制御信号１６を出力する演算回路１７
と、演算回路１７の出力データ１５を入力として演算回
路１７からの制御信号１６に応じてそのまま出力し、も
しくは正の最大値もしくは負の最大値に変換して出力す
る振幅制限回路１８と、演算回路１７の出力データ１５
と演算回路１７からの制御信号１６に応じて状態信号１
９を出力するフラグ生成回路２０とから構成される。

【００１２】上記のように構成された演算装置におい
て、演算回路１７では、入力データ１４に対しデコーダ
１３からの制御信号１２に応じて演算が行われ、その演
算結果は振幅制限回路１８とフラグ生成回路２０に入力
される。

【００１３】振幅制限回路１８では、演算回路１７から
の制御信号１６に応じて入力をそのまま出力し、もしく
は正の最大値もしくは負の最大値に変換して演算装置の
出力データ２１とする。また、同時にフラグ生成回路２
０では、演算回路１７の出力データ１５と制御信号１６
に応じて演算装置の状態信号１９を出力する。

【００１４】次に、上記演算処理の様子を図２〜図４を
用いて詳細に説明する。図２は、演算回路１７の内部構
成を示すもので、入力データＡ０〜Ａ３と入力データＢ
０〜Ｂ３とを加算する４ビット加算器１７１と、この４
ビット加算器１７１の出力データＺ０〜Ｚ３のうちの最
上位ビットＺ３の信号を反転する反転ゲート１７２と、
入力データＡ０〜Ａ３およびＢ０〜Ｂ３のうちの最上位
ビットＡ３、Ｂ３の信号と反転ゲート１７２の出力信号
をそれぞれの入力とする正のオーバーフロー検出ゲート
１７３および負のオーバーフロー検出ゲート１７４を備
える。また、４ビット加算器１７１には、デコーダ１３
からの制御信号１２および桁上げ信号２０が入力される
ようになっているとともに、桁上げ信号２１が出力され
るようになっている。

【００１５】図３は、振幅制限回路１８の内部構成を示
すもので、４ビット加算器１７１の出力データＺ０〜Ｚ
３の最上位ビットＺ３の信号を反転する反転ゲート１８
１と、この反転ゲート１８１の出力信号と前記負のオー
バーフロー検出ゲート１７４のオーバーフロー検出信号
ＮＭＩＮを２入力とするＮＡＮＤゲート１８２、負のオ
ーバーフロー検出信号ＮＭＩＮと出力データＺ２〜Ｚ０
の１つを２入力とするＮＡＮＤゲート１８３〜１８５
と、このＮＡＮＤゲート１８２〜１８５の出力信号の１
つを一方の入力とし、前記正のオーバーフロー検出ゲー
ト１７３のオーバーフロー検出信号ＮＭＡＸを他方の入
力とするＮＡＮＤゲート１８６〜１８９とから構成され
る。

【００１６】図４は、フラグ生成回路２０の内部構成を
示すもので、４ビット加算回路１７１の出力データＺ０
〜Ｚ３を入力とするゼロフラグ生成ゲート２０１と、正
のオーバーフロー検出信号ＮＭＡＸと負のオーバーフロ
ー検出信号ＮＭＩＮを入力とするサインフラグ生成ゲー
ト２０２と、このサインフラグ生成ゲート２０２の出力
信号と出力データＺ０〜Ｚ３の最上位ビットＺ３の信号
を入力とするサインフラグ生成ゲート２０３とから構成
される。

【００１７】上記の構成において、演算命令１１に応じ
た制御信号１２が４ビット加算器１７１に入力される
と、４ビット加算器１７１は、これに入力される入力デ
ータＡ０〜Ａ３、Ｂ０〜Ｂ３を制御信号１２に応じて演
算し、その演算結果である出力データＺ３〜Ｚ０は振幅
制限回路１８の反転ゲート１８１およびＮＡＮＤゲート
１８３〜１８５に入力されるとともに、フラグ生成回路
２０のゼロフラグ生成ゲート２０１およびサインフラグ
生成ゲート２０３に入力される。

【００１８】一方、正のオーバーフロー検出ゲート１７
３で生成される正のオーバーフロー検出信号ＮＭＡＸ
は、振幅制限回路１８のＮＡＮＤゲート１８６〜１８９
に入力されると共に、フラグ生成回路２０のサインフラ
グ生成ゲート２０２にも入力される。また、負のオーバ
ーフロー検出ゲート１７４で生成される負のオーバーフ
ロー検出信号ＮＭＩＮは、振幅回路１８のＮＡＮＤゲー
ト１８２〜１８５に入力されるほか、フラグ生成回路２
０のサインフラグ生成ゲート２０３にも入力される。

【００１９】ここで、演算回路１７が正のオーバーフロ
ーを起こした場合は、正のオーバーフロー検出信号ＮＭ
ＡＸ＝０、負のオーバーフロー検出信号ＮＭＩＮ＝１と
なるため、振幅制限回路１８では、４ビット加算器１７
１からの出力データＺ３〜Ｚ０をＤ３〜Ｄ０＝０１１１
（Ｂ）に変換し正の最大値として出力する。

【００２０】また、逆に演算回路１７が負のオーバーフ
ローを起こした場合は、正のオーバーフロー検出信号Ｎ
ＭＡＸ＝１、負のオーバーフロー検出信号ＮＭＩＮ＝０
となるため、振幅制限回路１８では、４ビット加算器１
７１からの出力データＺ３〜Ｚ０をＤ３〜Ｄ０＝１００
０（Ｂ）に変換し負の最大値として出力する。

【００２１】なお、演算回路１７がオーバーフローを起
こさない場合は、正のオーバーフロー検出信号ＮＭＡＸ
＝１、負のオーバーフロー検出信号ＮＭＩＮ＝１とな
り、４ビット加算器１７１からの出力データＺ３〜Ｚ０
を、そのまま振幅制限回路１８の出力データＤ３〜Ｄ０
として出力する。

【００２２】一方、フラグ生成回路２０では、４ビット
加算器１７１からの出力データＺ３〜Ｚ０がＺ３〜Ｚ０
＝００００（Ｂ）の場合に、ゼロフラグ生成ゲート２０
１によりゼロフラグ信号ＺＥＲＯを出力する。そして、
４ビット加算器１７１からの出力データＺ３をサインフ
ラグ生成ゲート２０３に加えることにより、オーバーフ
ローを起こした場合のみ反転することでサインフラグ信
号ＳＩＧＮを出力する。

【００２３】このように本実施例の演算装置によれば、
フラグ生成回路が振幅制限回路の出力データに応じて演
算装置の状態信号を出力するシリアル処理の代わりに、
演算回路からの出力データと演算回路からの制御信号に
応じて、演算装置の状態信号を出力するパラレル処理を
行うため、振幅制限回路からの出力データ、すなわち演
算装置の出力データが確定するまでの振幅制限回路での
遅延時間分を必要とせずに、演算装置の状態信号を生成
して出力することができ、これに伴い演算装置全体の処
理速度を向上することができる。

【００２４】なお、上記実施例では、データに４ビット
を用いたが、本発明はこれに限定されず、任意ビットの
データであっても、同様に構成することが可能であり、
汎用性が保証される。

【００２５】

【発明の効果】以上のように、本発明によれば、フラグ
生成回路が振幅制限回路の出力データに応じて演算装置
の状態信号を出力するシリアル処理の代わりに、演算回
路からの出力データと演算回路からの制御信号に応じて
演算装置の状態信号を出力するパラレル処理を行うた
め、振幅制限回路からの出力データ、すなわち演算装置
の出力データが確定するまでの振幅制限回路での遅延時
間分を必要とせずに演算装置の状態信号を生成し出力で
き、高速処理動作の可能な演算装置を提供できる。

【００２６】また、この演算装置がマイクロプロセッサ
やデジタルシグナルプロセッサなどの処理装置の内部に
おいて使用される場合には、演算装置の処理速度がマイ
クロプロセッサやデジタルシグナルプロセッサなどの処
理装置の性能を直接的に決定づけるため、より高速なマ
イクロプロセッサやデジタルシグナルプロセッサなどの
処理装置をも提供することができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す演算装置の全体構成を
示すブロック図

【図２】本発明の一実施例における演算回路の内部構成
を示す回路図

【図３】本発明の一実施例における振幅制限回路の内部
構成を示す回路図

【図４】本発明の一実施例におけるフラグ生成回路の内
部構成を示す回路図

【図５】従来の演算装置の一例を示すブロック図

【符号の説明】

１１ 演算命令 １２ 制御信号 １３ デコーダ １４ 入力データ １５ 出力データ １６ 制御信号 １７ 演算回路 １８ 振幅制限回路 １９ 状態信号 ２０ フラグ生成回路 Ａ０〜Ａ３ 入力データ Ｂ０〜Ｂ３ 入力データ １７１ ４ビット加算器 １７２ 反転ゲート １７３ 正のオーバーフロー検出ゲート １７４ 負のオーバーフロー検出ゲート ＮＭＡＸ 正のオーバーフロー検出信号 ＮＭＩＮ 負のオーバーフロー検出信号 Ｚ０〜Ｚ３ 出力データ ２１ 桁上げ信号 ２２ 桁上げ信号 １８１ 反転ゲート １８２〜１８９ ＮＡＮＤゲート Ｄ０〜Ｄ３ 出力データ ２０１ ゼロフラグ生成ゲート ２０２、２０３ サインフラグ生成ゲート ＺＥＲＯ ゼロフラグ信号 ＳＩＧＮ サインフラグ信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】 演算命令を受けて制御信号を生成するデ
   コーダと、入力データに対し前記デコーダから出力され
   る制御信号に応じて演算を行って出力データと制御信号
   を出力する演算回路と、前記演算回路の出力データを入
   力として前記演算回路からの制御信号に応じてそのまま
   出力し、もしくは正の最大値もしくは負の最大値に変換
   して出力する振幅制限回路と、前記演算回路の出力デー
   タと前記演算回路からの制御信号に応じて状態信号を出
   力するフラグ生成回路とを備える演算装置。