JPH06334698A - デジタル変調波の復調装置 - Google Patents

Abstract

(57)【要約】 【目的】周波数離調が存在しても周波数変換キャリア及
び再生キャリアのスプリアスを抑圧しスプリアス妨害に
よる符号誤り率の劣化を生じないようにする。 【構成】デジタル変調波が同相及び直交検波器２、３で
検波され、それぞれＡ／Ｄ変換器６、７でデジタル化さ
れ、複素乗算器８で周波数変換され、変換出力がそれぞ
れＬＰＦ９、１０で帯域制限され、複素乗算器１１で位
相復調され、ラッチ回路１３で復調データとして抽出さ
れる。位相検波器１６、ループフィルタ２１、ＮＣＯ２
２、データ変換回路２３、２４、アップコンバータ２９
はＰＬＬを形成し、周波数誤差検出回路１７、ループフ
ィルタ１８、ＮＣＯ２５、データ変換回路２６、２７、
アップコンバータ２８はＡＦＣループを形成する。コン
バータ２８、２９は、キャリアをレートアップして、ス
プリアスを抑圧して用いる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＱＰＳＫ（４相位相
シフトキーイング）等の方式で変調されたデジタル変調
波の復調装置に関する。

【０００２】

【従来の技術】図４は、従来のＱＰＳＫ変調波のを復調
するデジタル復調装置の一例を示すブロック図である。
入力端子１に導入されたＱＰＳＫ変調波は、分配されて
同相検波器２と直交検波器３へ供給される。検波器２及
び３へ与えられる局部発振信号（以下局発と略称する）
は、局部発振器５からの固定周波数の局発が分配器４
で、０度位相の局発と９０度位相の局発にされたもので
ある。検波器２、３の出力はそれぞれアナログデジタル
（Ａ／Ｄ）変換器６及び７に入力され、クロック再生回
路１２から供給されるシンボルレートの２倍の周波数
（以下２ｆｓと記す）のクロックでデジタル値に変換さ
れる。ここで、デジタル化された検波出力は周波数変換
を実現する複素乗算器８に入力される。この複素乗算器
８は２ｆｓのクロックで動作し、また、周波数変換キャ
リアとしては後述するＡＦＣループからの局発出力が供
給されている。この複素乗算器８から得られたＩ軸成分
とＱ軸成分の出力は、同一の周波数伝達特性を有するデ
ジタル低域通過フィルタ（ＬＰＦ）９及び１０にそれぞ
れ入力され、スペクトル整形される。これらのデジタル
低域通過フィルタ９、１０はデジタルデータ伝送におけ
る符号間干渉防止に要求される伝達特性を形成するフィ
ルタであり、一般に送信側のフィルタ特性と組み合わさ
れたとき、いわゆるロールオフ特性が得られるように設
計されている。故に、デジタル低域通過フィルタ９、１
０の出力において、各検波出力はアイ開口率が十分に大
きくなるようにスペクトル整形される。デジタル低域通
過フィルタ９、１０のそれぞれの出力は複素乗算器１１
に入力される。複素乗算器１１は２ｆｓのクロックで動
作し、中間周波帯における周波数変換器即ちミキサと全
く同じ動作をベースバンド帯で実現できる（複素数を用
いない実数形式の乗算器は検波動作を行なうことはでき
ても、負の周波数成分を表現できないので一般的周波数
変換器とはならない）。複素乗算器１１の出力は、２つ
に分配されて一つはクロック再生回路１２に供給され、
信号中のシンボルタイミング成分が抽出される。クロッ
ク再生回路１２では、シンボルレートの周波数（以下ｆ
ｓと記す）のクロックと２ｆｓのクロックを出力する。
また、複素乗算器１１からのＩ軸成分及びＱ軸成分の出
力は、ラッチ回路１３に入力され、Ｉ軸成分、Ｑ軸成分
のそれぞれがｆｓのクロックでラッチされ、復調データ
として出力端子１４及び１５に出力される。

【０００３】さらに、ラッチ回路１３の出力は、位相検
波器１６に供給され、ここでは入力信号と数値制御発振
器（ＮＣＯ）２２の発振信号との位相差が検出される。
位相検波器１６から得られた位相差情報は、キャリア再
生のためにループフィルタ２１を介して数値制御発振器
２２の周波数制御端子に供給される。ループフィルタ２
１には後述するループ切り換え信号も入力され、ループ
フィルタ２１の動作状態が切り換えられる。数値制御発
振器２２はオーバーフローを禁止しない累積加算回路で
あり、周波数制御端子に入力される信号の値に応じてそ
のダイナミックレンジまでの加算動作を行うため、発振
状態となりその周波数は、制御信号の値で変化する。即
ち、アナログ回路における電圧制御発振回路（ＶＣＯ）
と全く同じように動作する。一般のＶＣＯと異なる点
は、その発振周波数が非常に安定していることであり、
いわゆる水晶を用いたＶＣＯ（ＶＣＸＯ）以上の安定性
とＶＣＸＯでは実現できない広い周波数可変範囲を有す
る特徴がある。この数値制御発振器２２の出力はデータ
変換回路２３、２４に入力されてサイン及びコサイン特
性の信号に変換されて複素乗算器１１に周波数変換キャ
リアとして戻る。この一巡のループは完全デジタル構成
の位相ロックループ（ＰＬＬ）であり、ＰＬＬとして安
定した動作が期待できる。

【０００４】また、このシステムにはＡＦＣループが形
成されている。即ち、位相検波器１６から出力された位
相誤差信号は、周波数誤差検出回路１７に供給される。
周波数誤差検出回路１７は、入力信号と局発との周波数
誤差を検出することになる。この周波数成分は、ＡＦＣ
ループフィルタ１８で平滑化されて数値制御発振器２５
の周波数制御端子に供給される。ＡＦＣループフィルタ
１８には、周波数誤差検出回路１７からループ切り換え
信号が入力されＡＦＣループフィルタ１８の出力信号の
ホールド動作のオン／オフ制御を行っている。数値制御
発振器２５の出力は鋸状歯の信号であるために、データ
変換回路２６、２７でサイン(sin) 及びコサイン(cos)
特性の信号に変換されて複素乗算器８に供給される。以
上のループによりＡＦＣループが形成されている。

【０００５】また、周波数誤差検出回路１７は周波数誤
差信号に応じてループ切り換え信号を出力する。まず、
初期の周波数引き込み時にはＡＦＣループが動作し、Ｐ
ＬＬが動作しないようにループ切り換え信号を出力す
る。そして、周波数誤差信号が十分小さくなるとループ
切り換え信号が変化し、ＡＦＣループフィルタ１８の出
力信号はその時点でホールドされ、ＰＬＬがキャリア同
期をとるように引き込み動作を開始する。

【０００６】

【発明が解決しようとする課題】上記構成の復調装置に
おいても、ＡＦＣループ及びＰＬＬの周波数変換キャリ
ア及び再生キャリアのスプリアスの問題がある。上記の
復調装置ではΔｆの周波数離調が存在する場合、ｆｓの
クロックで動作するＡＦＣループの数値制御発振器２５
は、ほぼΔｆの周波数で発振し、その出力信号はデータ
変換回路２６、２７でサイン及びコサイン特性の信号に
変換され、２ｆｓで動作する複素乗算器８に供給される
が、その周波数変換キャリアのスペクトルは図５に示す
ようにスプリアスが存在する。同様にＰＬＬのデータ変
換回路２３、２４の再生キャリアにもスプリアスが存在
する。このスプリアスは妨害となり符号誤り率を劣化さ
せる原因となる。また、このスプリアスは特に周波数変
換キャリアの周波数（Δｆ）が大きくなるほど大きくな
るので、周波数離調が大きい場合に問題となる。

【０００７】そこで、この発明は図３（Ｂ）に示すよう
な特性のフィルタ設けて、周波数変換キャリア及び再生
キャリアのスプリアスを抑圧し、スプリアス妨害による
符号誤り率の劣化を生じることのないデジタル変調波の
復調装置を提供することを目的とする。

【０００８】

【課題を解決するための手段】この発明は、変調波入力
に対して局部発振器からの局部発振周波数信号を乗算す
ることにより検波出力を得る検波手段と、この検波手段
の検波出力をシンボルレートの２倍の周波数でデジタル
変換するデジタル変換手段と、このデジタル変換手段の
出力に再生キャリアを乗算し、この乗算出力にシンボル
中心タイミングで位相検波を施して位相情報を得る位相
情報検出手段と、この位相情報検出手段からの前記位相
情報を平滑して数値制御発振器に供給し、前記数値制御
発振器の出力を正弦波に変換して前記再生キャリアを得
るキャリア発生手段と、このキャリア発生手段からの前
記正弦波をシンボルレートの２倍の周波数にレートアッ
プし、キャリア再生の周波数引き込み範囲のスプリアス
を抑圧するフィルタ手段とを備えたものである。

【０００９】

【作用】上記の手段により、周波数変換キャリア及び再
生キャリアを２倍にレートアップした後、スプリアスを
抑圧するフィルタを通すことでスプリアスを十分除去で
きるため、スプリアス妨害により符号誤り率の劣化を生
じない。

【００１０】

【実施例】以下、この発明の実施例を図面を参照して説
明する。図１はこの発明の第１の実施例である。先に説
明した図２の回路と同一部分には同一符号を付してい
る。

【００１１】入力端子１に導入されたＱＰＳＫ変調波
は、分配されて同相検波器２と直交検波器３へ供給され
る。検波器２及び３へ与えられる局部発振信号（以下局
発と略称する）は、局部発振器５からの固定周波数の局
発が分配器４で、０度位相の局発と９０度位相の局発に
されたものである。検波器２、３の出力はそれぞれＡ／
Ｄ変換器６及び７に入力され、クロック再生回路１２か
ら供給されるシンボルレートの２倍の周波数（以下２ｆ
ｓと記す）のクロックでデジタル値に変換される。ここ
で、デジタル化された検波出力は周波数変換を実現する
複素乗算器８に入力される。この複素乗算器８は２ｆｓ
のクロックで動作し、周波数変換キャリアとしては後述
するＡＦＣループからの局発出力が供給されている。こ
の複素乗算器８から得られたＩ軸成分及びＱ軸成分の出
力は、同一の周波数伝達特性を有するデジタル低域通過
フィルタ（ＬＰＦ）９及び１０にそれぞれ入力され、ス
ペクトル整形される。これらのデジタル低域通過フィル
タ９、１０はデジタルデータ伝送における符号間干渉防
止に要求される伝達特性を形成するフィルタであり、一
般に送信側のフィルタ特性と組み合わされたとき、いわ
ゆるロールオフ特性が得られるように設計されている。
故に、デジタル低域通過フィルタ９、１０の出力におい
て、各検波出力はアイ開口率が十分に大きくなるように
スペクトル整形される。デジタル低域通過フィルタ９、
１０のそれぞれの出力は複素乗算器１１に入力される。
複素乗算器１１は２ｆｓのクロックで動作し、中間周波
帯における周波数変換器、即ちミキサと全く同じ動作を
ベースバンド帯で実現できる（複素数を用いない実数形
式の乗算器は検波動作を行なうことはできても、負の周
波数成分を表現できないので一般的周波数変換器とはな
らない）。複素乗算器１１のＩ軸成分及びＱ軸成分の出
力は、２つに分配されて一つはクロック再生回路１２に
供給される。クロック再生回路１２では、信号中のシン
ボルタイミング成分が抽出されて、シンボルレートの周
波数（以下ｆｓと記す）のクロックと２ｆｓのクロック
を作成して出力している。また、複素乗算器１１の出力
は、ラッチ回路１３に入力され、Ｉ軸成分、Ｑ軸成分が
それぞれｆｓのクロックでラッチされ、復調データとし
て出力端子１４及び１５に出力される。

【００１２】さらに、ラッチ回路１３の出力は、位相検
波器１６に供給され、ここでは入力信号と数値制御発振
器（ＮＣＯ）２２の発振信号との位相差が検出される。
位相検波器１６からの位相差情報は、キャリア再生のた
めにループフィルタ２１を介して数値制御発振器２２の
周波数制御端子に入力される。ループフィルタ２１には
後述するループ切り換え信号も入力され、ループフィル
タ２１の動作状態が切り換えられる。数値制御発振器２
２はオーバーフローを禁止しない累積加算回路であり、
周波数制御端子に入力される信号の値に応じてそのダイ
ナミックレンジまでの加算動作を行うため、発振状態と
なりその周波数は、制御信号の値で変化する。即ち、ア
ナログ回路における電圧制御発振回路（ＶＣＯ）と全く
同じように動作する。一般のＶＣＯと異なる点は、その
発振周波数が非常に安定していることであり、いわゆる
水晶を用いたＶＣＯ（ＶＣＸＯ）以上の安定性とＶＣＸ
Ｏでは実現できない広い周波数可変範囲を有する特徴が
ある。この数値制御発振器２２の出力はデータ変換回路
２３、２４に入力されてサイン(sin) 及びコサイン(co
s) 特性の信号に変換されてＰＬＬアップコンバータ２
９に供給される。 ＰＬＬアップコンバータ２９では、
サイン及びコサイン特性の信号を２ｆｓのクロックにレ
ートアップし、ＰＬＬ引き込み範囲の信号帯域のスプリ
アスを十分に抑圧する低域通過フィルタ（ＬＰＦ）に通
して、複素乗算器１１に供給している。この一巡のルー
プは完全デジタル構成のＰＬＬであり、ＰＬＬとして安
定した動作が期待できる。

【００１３】また、このシステムにはＡＦＣループが形
成されている。即ち、位相検波器１６から出力された位
相誤差信号は、周波数誤差検出回路１７に供給される。
周波数誤差検出回路１７は、入力信号と局発との周波数
誤差を検出することになる。この周波数誤差成分は、Ａ
ＦＣループフィルタ１８で平滑化されて数値制御発振器
（ＮＣＯ）２５の周波数制御端子に供給される。ＡＦＣ
ループフィルタ１８には、周波数誤差検出回路１７から
ループ切り換え信号も入力されＡＦＣループフィルタ１
８の出力信号のホールド動作のオン／オフ制御を行って
いる。数値制御発振器２５の出力は鋸状歯の信号である
ために、データ変換回路２６、２７でサイン及びコサイ
ン特性の信号に変換されてＡＦＣアップコンバータ２８
に供給され、２ｆｓのクロックにレートアップされ、Ａ
ＦＣ周波数引き込み範囲の信号帯域のスプリアスを十分
に抑圧する低域通過フィルタ（ＬＰＦ）を通して、複素
乗算器８に供給されている。

【００１４】以上のループによりＡＦＣループが形成さ
れている。また、周波数誤差検出回路１７は周波数誤差
信号に応じてループ切り換え信号を出力する。まず、初
期の周波数引き込み時にはＡＦＣループが動作し、ＰＬ
Ｌが動作しないようにループ切り換え信号を出力する。
そして、周波数誤差信号が十分小さくなるとループ切り
換え信号が変化し、これによりＡＦＣループフィルタ１
８の出力信号はその時点でホールドされ、ＰＬＬがキャ
リア同期をとるように引き込み動作を開始する。

【００１５】上記のように構成することにより周波数離
調が存在する場合にも、周波数変換キャリア及び再生キ
ャリアのスプリアスが抑圧されるので、従来の如くスプ
リアス妨害による符号誤り率の劣化を生じることなく、
きわめて良好なデジタル変調波の復調が可能となる。

【００１６】図３（Ａ）にＡＦＣアップコンバータ２８
の具体的な例を示して説明する。入力端子４０１、４０
２にはそれぞれデータ変換回路２６、２７からの信号が
入力される。これらの信号は０挿入回路４０３、４０５
で２ｆｓのクロック毎に０が挿入され低域通過フィルタ
（ＬＰＦ）４０４、４０６にそれぞれ供給される。ＬＰ
Ｆ４０４、４０６はＡＦＣループの周波数引き込み範囲
のスプリアスを十分に抑圧する特性のフィルタであり、
ＬＰＦ４０４、４０６で十分にスプリアスを抑圧した出
力は出力端子４０７、４０８から複素乗算器８へ供給さ
れる。

【００１７】図２はこの発明の第２の実施例である。先
に説明した図１の回路と同一部分には同一符号を付して
いる。この実施例では、ＰＬＬのみを用いてキャリア再
生を行っている。入力端子１に導入されたＱＰＳＫ変調
波は、分配されて同相検波器２と直交検波器３へ供給さ
れる。検波器２及び３へ与えられる局発は、局部発振器
５からの固定周波数の局発が分配器４で、０度位相の局
発と９０度位相の局発にされたものである。検波器２、
３の出力はそれぞれＡ／Ｄ変換器６及び７に入力され、
クロック再生回路１２から供給されるシンボルレートの
２倍の周波数２ｆｓのクロックでデジタル値に変換され
る。ここで、デジタル化された検波出力は複素乗算器８
に入力される。この複素乗算器８は２ｆｓのクロックで
動作し、再生キャリアとしてはアップコンバータ２９か
らの局発出力が用いられる。この複素乗算器８から得ら
れたＩ軸成分とＱ軸成分の出力は、同一の周波数伝達特
性を有するデジタル低域通過フィルタ（ＬＰＦ）９及び
１０にそれぞれ入力され、スペクトル整形される。これ
らのデジタル低域通過フィルタ９、１０はデジタルデー
タ伝送における符号間干渉防止に要求される伝達特性を
形成するフィルタであり、一般に送信側のフィルタ特性
と組み合わされたとき、いわゆるロールオフ特性が得ら
れるように設計されている。故に、デジタル低域通過フ
ィルタ９、１０の出力において、各検波出力はアイ開口
率が十分に大きくなるようにスペクトル整形される。デ
ジタル低域通過フィルタ９、１０のそれぞれの出力は、
２つに分配されて一つはクロック再生回路１２に供給さ
れる。ここでは、信号中のシンボルタイミング成分が抽
出されて、シンボルレートの周波数ｆｓのクロックと２
ｆｓのクロックを出力する。また、デジタル低域通過フ
ィルタ９、１０の出力は、ラッチ回路１３に入力され、
Ｉ軸成分、Ｑ軸成分がそれぞれｆｓのクロックでラッチ
され、復調データとして出力端子１４及び１５に導出さ
れる。

【００１８】さらに、ラッチ回路１３の出力は、位相検
波器３０に供給され、入力信号と数値制御発振器２２の
発振信号との位相差が検出される。ラッチ回路１３から
後述のデータ変換回路２３、２４まではｆｓのクロック
で動作する。位相検波器３０からの位相差情報は、キャ
リア再生のためにループフィルタ３１を介して数値制御
発振器２２の周波数制御端子に入力される。数値制御発
振器２２はオーバーフローを禁止しない累積加算回路で
あり、周波数制御端子に入力される信号の値に応じてそ
のダイナミックレンジまでの加算動作を行うため、発振
状態となりその周波数は、制御信号の値で変化する。即
ち、アナログ回路における電圧制御発振回路（ＶＣＯ）
と全く同じように動作する。一般のＶＣＯと異なる点
は、その発振周波数が非常に安定していることであり、
いわゆる水晶を用いたＶＣＯ（ＶＣＸＯ）以上の安定性
とＶＣＸＯでは実現できない広い周波数可変範囲を有す
る特徴がある。この数値制御発振器２２の出力はデータ
変換回路２３、２４に入力されてサイン及びコサイン特
性の信号に変換されてＰＬＬアップコンバータ２９に供
給される。ＰＬＬアップコンバータ２９では、サイン及
びコサイン特性の信号を２ｆｓのクロックにレートアッ
プし、ＰＬＬ引き込み範囲のスプリアスを十分に抑圧す
るＬＰＦを通した後、複素乗算器８に供給する。この一
巡のループは完全デジタル構成のＰＬＬであり、ＰＬＬ
として安定した動作が期待できる。また、ＰＬＬの周波
数引き込み範囲のスプリアスを抑圧するため、再生キャ
リアのスプリアスが妨害となり符号誤り率を劣化させる
こともない。この他にもこの発明はその要旨を逸脱しな
い範囲で種々様々変形実施可能なことは勿論である。

【００１９】

【発明の効果】以上説明したようにこの発明によれば、
周波数離調が存在する場合でも、周波数変換キャリア及
び再生キャリアのスプリアスを十分に抑圧することで、
スプリアス妨害のための符号誤り率の劣化を生じること
がない。

【図面の簡単な説明】

【図１】この発明の第１の実施例を示す構成説明図。

【図２】この発明の第２の実施例を示す構成説明図。

【図３】この発明に係わるアップコンバータの実施例
と、スプリアスの抑圧を特性を示す説明図。

【図４】従来考えられたデジタル変調波の復調装置を示
す図。

【図５】周波数変換キャリアのスペクトルとそのスプリ
アスを示す図。

【符号の説明】

２…同相検波器、３…直交検波器、４…分配器、５…局
部発振器、６、７…Ａ／Ｄ変換器、８…複素乗算器、
９、１０…デジタル低域通過フィルタ、１１…複素乗算
器、１２…クロック再生回路、１３…ラッチ、１６…位
相検波器、１７…周波数検出回路、１８…ＡＦＣループ
フィルタ、２１…ＰＬＬループフィルタ、２２…数値制
御発振器、２３…データ変換回路、２４…データ変換回
路、２５…数値制御発振器、２６…データ変換回路、２
７…データ変換回路、２８…ＡＦＣアップコンバータ、
２９…ＰＬＬアップコンバータ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小松 進 東京都港区新橋３丁目３番９号 東芝エ ー・ブイ・イー株式会社内

Claims (2)

【特許請求の範囲】
1. 【請求項１】 変調波入力に対して局部発振器からの局
   部発振周波数信号を乗算することにより検波出力を得る
   検波手段と、 この検波手段の検波出力をシンボルレートの２倍の周波
   数でデジタル変換するデジタル変換手段と、 このデジタル変換手段の出力に再生キャリアを乗算し、
   この乗算出力にシンボル中心タイミングで位相検波を施
   して位相情報を得る位相情報検出手段と、 この位相情報検出手段からの前記位相情報を平滑して数
   値制御発振器に供給し、前記数値制御発振器の出力を正
   弦波に変換して前記再生キャリアを得るキャリア発生手
   段と、 このキャリア発生手段からの前記正弦波をシンボルレー
   トの２倍の周波数にレートアップし、キャリア再生の周
   波数引き込み範囲のスプリアスを抑圧するフィルタ手段
   とを具備したことを特徴とするデジタル変調波の復調装
   置。
2. 【請求項２】 変調波入力に対して局部発振器からの局
   部発振周波数信号を乗算することにより検波出力を得る
   検波手段と、 この検波手段の検波出力をシンボルレートの２倍の周波
   数でデジタル変換するデジタル変換手段と、 このデジタル変換手段の出力に周波数変換キャリアを乗
   算し、周波数変換出力を得る周波数変換手段と、 この周波数変換手段の出力が供給されスペクトル整形を
   行うデジタル低域通過フィルタ手段と、 このデジタル低域通過フィルタ手段の出力と再生キャリ
   アを乗算して、この乗算出力にシンボル中心タイミング
   で位相検波を施して位相情報を得る位相検波手段と、 前記位相検波手段からの前記位相情報を平滑して第１の
   数値制御発振器に供給し、前記第１の数値制御発振器の
   出力を正弦波に変換して前記再生キャリアを得る位相ロ
   ックループ手段と、 前記位相情報が入力され、前記変調波入力の周波数と前
   記局部発振周波数信号との所定の関係の周波数誤差を検
   出する周波数誤差検出手段と、 この周波数誤差検出手段からの周波数誤差出力を平滑化
   して第２の数値制御発振器に供給し、前記第２の数値制
   御発振器の出力を正弦波に変換する周波数変換キャリア
   発生手段と、 この周波数変換キャリア発生手段からの前記正弦波をシ
   ンボルレートの２倍の周波数にレートアップし、前記周
   波数変換手段の周波数引き込み範囲のスプリアスを抑圧
   するフィルタ手段とを有することを特徴とするデジタル
   変調波の復調装置。