JPH06318702A - 半導体装置及び光弁装置 - Google Patents

半導体装置及び光弁装置

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JPH06318702A
JPH06318702A JP6021205A JP2120594A JPH06318702A JP H06318702 A JPH06318702 A JP H06318702A JP 6021205 A JP6021205 A JP 6021205A JP 2120594 A JP2120594 A JP 2120594A JP H06318702 A JPH06318702 A JP H06318702A
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Abstract

(57)【要約】 【目的】 ＳＯＩ基板上のＩＣの高速性を犠牲にするこ
となく静電気耐性を向上させたＭＯＳ型集積回路及び光
弁装置を提供することを目的とする。 【構成】 ＳＯＩ基板上のＭＯＳ型集積回路において、
入出力保護回路形成領域のシリコン単結晶薄膜デバイス
形成層の膜厚は、高速動作が要求されるＭＯＳ型集積回
路形成領域のシリコン単結晶薄膜デバイス形成層の膜厚
よりも厚いことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置、特に絶縁層
上のシリコン単結晶薄膜上のＭＯＳ型集積回路の入出力
保護回路に関するとともに、該半導体装置を用いた光弁
装置に関する。
【０００２】
【従来の技術】従来、絶縁層上のシリコン単結晶薄膜上
の集積回路の入出力保護回路はシリコン単結晶薄膜デバ
イス形成層に形成されていた。
【０００３】
【発明が解決しようとする課題】図２に示すように従来
の絶縁層１０２上のシリコン単結晶薄膜１０３上の集積
回路の入出力保護回路１０４は高速動作が要求されるＭ
ＯＳ型集積回路形成領域１０５と同一膜厚のシリコン単
結晶薄膜デバイス形成層１０３に形成されていたため、
入出力保護回路の素子として用いられるダイオードやフ
ィールドトランジスタがバルクシリコン基板上に形成し
た場合に較べて、充分な機能を発揮できないという問題
点があった。これは、絶縁層上のシリコン単結晶薄膜上
のＭＯＳ型集積回路の高速性を発揮させるためにはシリ
コン単結晶薄膜デバイス形成層の膜厚をＭＯＳ型トラン
ジスタのチャネル領域が完全に空乏化するように極めて
薄く（おおむね１０００Ａ以下）しなければならず、こ
のような薄膜上に、通常のダイオードやフィールドトラ
ンジスタを形成するとダイオードの場合、図４に示すよ
うにＰ型とＮ型の拡散領域１０６、１０７の接合部分
は、その側面部に限られてしまい接合面積が著しく小さ
くなること。またフィールドトランジスタの場合には、
図６に示すようにフィールド酸化膜１１０が埋め込み絶
縁膜１１２まで達してしまいフィールドトランジスタが
形成できなくなることが原因である。
【０００４】さらに、従来図１４に示すような、絶縁層
１０２上にシリコン単結晶薄膜１０３を配設し、該シリ
コン単結晶薄膜１０３に集積回路群５０２、５０２’を
形成した駆動基板５０１と、対向電極５０３を形成した
対向基板５０４と、該駆動基板５０１と該対向基板５０
４を間隙を設けて接着し、該間隙には液晶層５０５を配
設したアクティブマトリクス液晶表示装置の、該シリコ
ン単結晶薄膜デバイス領域１０２には、該液晶層５０５
に選択的に電圧を供給するためのマトリクス状に配列さ
れた電界効果型薄膜トランジスタ５０６と、該電界効果
型薄膜トランジスタを駆動するための、ＭＯＳ型薄膜ト
ランジスタを含む駆動回路５０２、５０２’を含み、駆
動回路へ外部から信号を入力する入力端子部５０７を有
する光弁装置が知られている。
【０００５】該光弁装置は単結晶シリコンＬＳＩ技術で
形成した駆動回路を内蔵でき、外部との接続端子を減ら
し、高精細、超小型などの特徴を有する。しかし、例え
ば液晶表示装置の製造工程では液晶の配向処理のため該
半導体装置を高速回転する布でこする等が行われてお
り、ここで発生する静電気で不良が多発するなど、製造
工程および完成品の取扱いの時に置かれる環境の中の静
電気が、導電膜がむき出しになっている入力端子部５０
７に侵入し素子を破壊するという問題点があった。
【０００６】本発明は、上記課題を解消して充分な機能
を発揮する入出力保護回路を有する絶縁層上のシリコン
単結晶薄膜上のＭＯＳ型集積回路と該集積回路を用いた
静電気に対して充分な対策を施した光弁装置を提供する
ことを目的とする。
【０００７】
【課題を解決するための手段】本発明の半導体装置と光
弁装置が上記目的を達成するために採用した主な手段
は、絶縁層上のシリコン単結晶薄膜上のＭＯＳ型集積回
路において、入出力保護回路の素子として用いられるダ
イオードやフィールドトランジスタが充分な機能を発揮
できるように、 １）入出力保護回路形成領域のシリコン単結晶薄膜デバ
イス形成層の膜厚を高速動作が要求されるＭＯＳ型集積
回路形成領域のシリコン単結晶薄膜デバイス形成層の膜
厚よりも厚くする、 ２）入出力保護回路は絶縁層上のシリコン単結晶薄膜上
のシリコン単結晶薄膜デバイス形成層及び埋め込み絶縁
膜が除去されたシリコン単結晶基板上に形成する、 ３）入出力保護回路の素子として用いられるダイオード
は絶縁層上のシリコン単結晶薄膜上のシリコン単結晶薄
膜デバイス形成層とシリコン単結晶薄膜デバイス形成層
上に形成された多結晶シリコン層とによって形成するよ
うにする、などを行った。
【０００８】これによって高速動作が要求されるＭＯＳ
型集積回路はシリコン単結晶基板上に埋め込み絶縁膜を
介して膜厚がＭＯＳ型トランジスタの動作時にチャネル
領域が完全に空乏化するように設定（おおむね１０００
Ａ以下）された単結晶薄膜デバイス形成層に形成するこ
とにより、絶縁層上のシリコン単結晶薄膜上のＩＣの高
速性を犠牲にすることなく静電気耐性を向上させたこと
を特徴とする。また、該集積回路を形成した半導体装置
を用いて製造工程等の静電気の影響を防いで光弁装置を
製造できる。
【０００９】
【作用】本発明の半導体装置は、絶縁層上のシリコン単
結晶薄膜上のＭＯＳ型集積回路において、入出力保護回
路がその機能を充分に発揮できるように入出力保護回路
形成領域のシリコン単結晶薄膜デバイス形成層の膜厚を
厚くしてある、入出力保護回路がＳＯＩ基板上のシリコ
ン単結晶薄膜デバイス形成層及び埋め込み絶縁膜が除去
されたシリコン単結晶基板上に形成してある、入出力保
護回路の素子として用いられるダイオードはＳＯＩ基板
上のシリコン単結晶薄膜デバイス形成層と前記シリコン
単結晶薄膜デバイス形成層上に形成された多結晶シリコ
ン層とによって形成されるなどのため、入出力保護回路
の素子として用いられるダイオードやフィールドトラン
ジスタがバルクシリコン基板上に形成した場合と同等の
機能を発揮することができ、静電気の印加に対して充分
な耐性を有するＭＯＳ型集積回路を形成することができ
る。
【００１０】
【実施例】以下、図面を参照して本発明の好適な実施例
を説明する。図１は本発明の半導体装置の一実施例を示
す模式的断面図である。シリコン単結晶基板１０１上に
埋め込み絶縁膜１０２を介してシリコン単結晶薄膜デバ
イス形成層１０３が形成されている。ここで、高速動作
が要求されるＭＯＳ型集積回路形成領域１０５のシリコ
ン単結晶薄膜デバイス形成層１０３の膜厚はＭＯＳ型ト
ランジスタの動作時にチャネル領域が完全に空乏化する
ように設定（おおむね１０００Ａ以下）される。一方、
入出力保護回路形成領域１０４のシリコン単結晶薄膜デ
バイス形成層１０３の膜厚は高速動作が要求されるＭＯ
Ｓ型集積回路形成領域１０５の膜厚よりも厚い。入出力
保護回路形成領域１０４のシリコン単結晶薄膜デバイス
形成層１０３の膜厚は、入出力保護回路の素子としてダ
イオードを用いる場合、ダイオードの第一導電型の拡散
領域の厚さよりも厚く設定される。また、入出力保護回
路の素子としてフィールドトランジスタを用いる場合に
は、フィールドトランジスタのフィールド酸化膜の底面
が前記ＳＯＩ基板の埋め込み絶縁膜に到達しない厚さを
有している。
【００１１】図３は、本発明の半導体装置の他の一実施
例を示す模式的断面図である。図１の例と異なる点は、
高速動作が要求されるＭＯＳ型集積回路形成領域１０５
の他に、高速動作が要求されないＭＯＳ型集積回路形成
領域２０１が形成されている点であり、高速動作が要求
されないＭＯＳ型集積回路形成領域２０１のシリコン単
結晶薄膜デバイス形成層１０３膜厚は、入出力保護回路
形成領域１０４のシリコン単結晶薄膜デバイス形成層１
０３の膜厚と同一である。
【００１２】高速動作が要求されるＭＯＳ型集積回路形
成領域１０５のシリコン単結晶薄膜デバイス形成層１０
３の膜厚はＭＯＳ型トランジスタの動作時にチャネル領
域が完全に空乏化するように設定（おおむね１０００Ａ
以下）される。図５は本発明の半導体装置の入出力保護
回路の素子として用いられるダイオードの実施例を示す
模式的断面図である。
【００１３】図４に示した従来のシリコン単結晶薄膜デ
バイス形成層１０３上のダイオードではＰ型とＮ型の拡
散領域の接合部分は、その側面部に限られてしまい接合
面積が著しく小さくなるが、図５に示した本発明の半導
体装置の入出力保護回路の素子として用いられるダイオ
ードではＮ型拡散領域１０６の底面部分もＰ型拡散領域
１０７と接しているため接合面積が大きくなり、また、
電界の集中を緩和することが出来るため充分な保護回路
機能を発揮することができる。
【００１４】図７は本発明の半導体装置の入出力保護回
路の素子として用いられるフィールドトランジスタの実
施例を示す模式的断面図である。フィールドトランジス
タはソース１０８、ドレイン１０９、ゲート絶縁膜とし
て作用するフィールド酸化膜１１０、ゲート電極１１１
からなる。
【００１５】図６に示した従来のシリコン単結晶薄膜デ
バイス形成層１０３上のフィールドトランジスタではフ
ィールド酸化膜１１０が埋め込み絶縁膜１０２まで達し
てしまいフィールドトランジスタが形成できなくなるの
に対して、図７に示した本発明の半導体装置の入出力保
護回路の素子として用いられるフィールドトランジスタ
はフィールドトランジスタのフィールド酸化膜の底面が
ＳＯＩ基板の埋め込み絶縁膜１０２に到達しない厚さを
有しているシリコン単結晶薄膜デバイス形成層１０３に
形成されているため、正常な構造を有することができ
る。
【００１６】図１、図３、図５、図７の実施例によれ
ば、入出力保護回路がその機能を充分に発揮できるよう
に入出力保護回路形成領域のシリコン単結晶薄膜デバイ
ス形成層の膜厚を厚くしてあるため、入出力保護回路の
素子として用いられるダイオードやフィールドトランジ
スタがバルクシリコン基板上に形成した場合と同等の機
能を発揮することができ、静電気の印加に対して充分な
耐性を有するＭＯＳ型集積回路を形成することができ
る。
【００１７】図８は本発明の半導体装置の一実施例を示
す模式的断面図である。シリコン単結晶基板１０１上に
埋め込み絶縁膜１０２を介してシリコン単結晶薄膜デバ
イス形成層１０３が形成されている。ここで、入出力保
護回路形成領域１０４のシリコン単結晶薄膜デバイス形
成層１０３及び埋め込み絶縁膜１０２は除去され、入出
力保護回路はシリコン単結晶基板１０１上に形成され
る。一方、高速動作が要求されるＭＯＳ型集積回路形成
領域１０５にはシリコン単結晶基板１０１上に埋め込み
絶縁膜１０２を介してシリコン単結晶薄膜デバイス形成
層１０３が形成されている。シリコン単結晶薄膜デバイ
ス形成層１０３の膜厚はＭＯＳ型トランジスタの動作時
にチャネル領域が完全に空乏化するように設定（おおむ
ね１０００Ａ以下）される。
【００１８】図１０は本発明の半導体装置の入出力保護
回路の素子として用いられるダイオードの実施例を示す
模式的断面図である。図９に示した従来のシリコン単結
晶薄膜デバイス形成層１０３上のダイオードではＰ型と
Ｎ型の拡散領域の接合部分は、その側面部に限られてし
まい接合面積が著しく小さくなるが図４に示した本発明
の半導体装置の入出力保護回路の素子として用いられる
ダイオードではＮ型拡散領域１０６の底面部分もＰ型拡
散領域１０７と接しているため接合面積が大きくなり、
また、電界の集中を緩和することが出来るため充分な保
護回路機能を発揮することができる。
【００１９】図１２は本発明の半導体装置の入出力保護
回路の素子として用いられるフィールドトランジスタの
実施例を示す模式的断面図である。図１１に示した従来
のシリコン単結晶薄膜デバイス形成層１０３上のフィー
ルドトランジスタではフィールド酸化膜が埋め込み絶縁
膜まで達してしまいフィールドトランジスタが形成でき
なくなるのに対して、図６に示した本発明の半導体装置
の入出力保護回路の素子として用いられるフィールドト
ランジスタはシリコン単結晶基板１０１上に形成される
ため、正常な構造を有することができる。
【００２０】図８、図１０、図１２の実施例によれば、
絶縁層上のシリコン単結晶薄膜上のＭＯＳ型集積回路に
おいて、入出力保護回路がＳＯＩ基板上のシリコン単結
晶薄膜デバイス形成層及び埋め込み絶縁膜が除去された
シリコン単結晶基板上に形成してあるので、入出力保護
回路の素子として用いられるダイオードやフィールドト
ランジスタがバルクシリコン基板上に形成した場合と同
等の機能を発揮することができ、静電気の印加に対して
充分な耐性を有するＭＯＳ型集積回路を形成することが
できる。
【００２１】図１３は本発明の入出力保護回路の素子と
して用いられるダイオードの一実施例を示す模式的断面
図である。
【００２２】シリコン単結晶基板１０１上に埋め込み絶
縁膜１０２を介してシリコン単結晶薄膜デバイス形成層
１０３が形成されている。ここで、入出力保護回路の素
子として用いられるダイオードはＳＯＩ基板上のシリコ
ン単結晶薄膜デバイス形成層１０３とシリコン単結晶薄
膜デバイス形成層１０３上に形成されたＮ型の多結晶シ
リコン層３０１とによって形成される。図２に示した従
来のシリコン単結晶薄膜デバイス形成層１０３内のダイ
オードではＰ型の拡散領域１０７とＮ型の拡散領域１０
６の接合部分は、その側面部に限られてしまい、接合面
積が著しく小さくなるが、図１に示した本発明の半導体
装置の入出力保護回路の素子として用いられるダイオー
ドではＮ型領域はＮ型の多結晶シリコン層３０１によっ
て形成されており、Ｎ型の多結晶シリコン層３０１の底
面部分がＰ型拡散領域１０７と接しているため接合面積
が大きくなり、また、電界の集中を緩和することが出来
るため充分な保護回路機能を発揮することができる。
【００２３】なお、図１３では、シリコン単結晶薄膜デ
バイス形成層１０３上に形成された多結晶シリコン層が
Ｎ型であり、シリコン単結晶薄膜デバイス形成層にＰ型
の拡散領域１０７を形成した場合について説明したが、
シリコン単結晶薄膜デバイス形成層１０３上に形成され
た多結晶シリコン層をＰ型として、シリコン単結晶薄膜
デバイス形成層１０３にＮ型の拡散領域を形成しても良
い。
【００２４】図１３の実施例によれば、絶縁層上のシリ
コン単結晶薄膜上のＭＯＳ型集積回路において、入出力
保護回路の素子として用いられるダイオードがバルクシ
リコン基板内に形成した場合と同等の機能を発揮するこ
とができ、静電気の印加に対して充分な耐性を有するＭ
ＯＳ型集積回路を形成することができる。
【００２５】図１５は、本発明の光弁装置の一実施例を
示す模式的斜視図である。絶縁層１０２上にシリコン単
結晶薄膜１０３を配設し、該シリコン単結晶薄膜１０３
に集積回路群５０２、５０２’を形成した駆動基板５０
１と、対向電極５０３を形成した対向基板５０４と、該
駆動基板５０１を該対向基板５０４を間隙を設けて接着
し、該間隙には液晶層５０５を配設している。該集積回
路群５０２、５０２’は、入力保護回路領域あるいは出
力保護回路領域を５０７含み、該シリコン単結晶薄膜デ
バイス領域１０３には、該液晶層５０５に選択的に電圧
を供給するためのマトリクス状に配列された電界効果型
薄膜トランジスタ５０６と、該電界効果型薄膜トランジ
スタを駆動するための、ＭＯＳ型薄膜トランジスタを含
む駆動回路５０２、５０２’を含み、該入力保護回路領
域あるいは出力保護回路領域５０７は、図１、３、５、
７、９、１１、１３に示した本発明の入出力保護素子群
５０８で構成されている。
【００２６】図１５の実施例によれば、製造工程、完成
品いずれにおいても該光弁装置に用いられる半導体装置
は静電気に対して有効な保護ができる。
【００２７】
【発明の効果】上述したように本発明によれば、絶縁層
上のシリコン単結晶薄膜上のＭＯＳ型集積回路におい
て、入出力保護回路がその機能を充分に発揮できるよう
に １）入出力保護回路形成領域のシリコン単結晶薄膜デバ
イス形成層の膜厚を厚くしてある ２）入出力保護回路がＳＯＩ基板上のシリコン単結晶薄
膜デバイス形成層及び埋め込み絶縁膜が除去されたシリ
コン単結晶基板上に形成してある ３）入出力保護回路の素子として用いられるダイオード
はＳＯＩ基板上のシリコン単結晶薄膜デバイス形成層と
シリコン単結晶薄膜デバイス形成層上に形成された多結
晶シリコン層とによって形成されるので、入出力保護回
路の素子として用いられるダイオードやフィールドトラ
ンジスタがバルクシリコン基板上に形成した場合と同等
の機能を発揮することができ、静電気の印加に対して充
分な耐性を有するＭＯＳ型集積回路を形成することがで
きる。
【００２８】一方、高速動作が要求されるＭＯＳ型集積
回路はシリコン単結晶基板上に埋め込み絶縁膜を介して
膜厚がＭＯＳ型トランジスタの動作時にチャネル領域が
完全に空乏化するように設定（おおむね１０００Ａ以
下）されたシリコン単結晶薄膜デバイス形成層に形成さ
れており、ＳＯＩ基板上のＩＣの高速性を犠牲にするこ
となく静電気耐性を向上させることができる。
【００２９】さらに、静電気に対して充分な保護のされ
た、シリコン端結晶からなる駆動回路を有する高精細
で、小型の光弁装置を実現できる。
【図面の簡単な説明】
【図１】本発明の半導体装置の一実施例を示す模式的断
面図である。
【図２】従来の半導体装置の実施例を示す模式的断面図
である。
【図３】本発明の半導体装置の他の実施例を示す模式的
断面図である。
【図４】従来の半導体装置の入出力保護回路の素子とし
て用いられるダイオードの模式的断面図である。
【図５】本発明の半導体装置の入出力保護回路の素子と
して用いられるダイオードの模式的断面図である。
【図６】従来の半導体装置の入出力保護回路の素子とし
て用いられるフィールドトランジスタの模式的断面図で
ある。
【図７】本発明の半導体装置の入出力保護回路の素子と
して用いられるフィールドトランジスタの模式的断面図
である。
【図８】本発明の半導体装置の一実施例を示す模式的断
面図である。
【図９】従来の半導体装置の入出力保護回路の素子とし
て用いられるダイオードの模式的断面図である。
【図１０】本発明の半導体装置の入出力保護回路の素子
として用いられるダイオードの模式的断面図である。
【図１１】従来の半導体装置の入出力保護回路の素子と
して用いられるフィールドトランジスタの模式的断面図
である。
【図１２】本発明の半導体装置の入出力保護回路の素子
として用いられるフィールドトランジスタの模式的断面
図である。
【図１３】本発明の半導体装置の入出力保護回路の素子
として用いられるダイオードの一実施例を示す模式的断
面図である。
【図１４】従半の光弁装置の模式的斜視図である。
【図１５】本発明の光弁装置の一実施例を示す模式的斜
視図である。
【符号の説明】
１０１ シリコン単結晶基板 １０２ 埋め込み絶縁膜 １０３ シリコン単結晶薄膜デバイス形成層 １０４ 入出力保護回路形成領域 １０５ 高速動作が要求されるＭＯＳ型集積回路形成領
域 １０６ Ｎ型拡散領域 １０７ Ｐ型拡散領域 １０８ フィールドトランジスタのソース領域 １０９ フィールドトランジスタのドレイン領域 １１０ フィールド酸化膜 １１１ フィールドトランジスタのゲート電極 ２０１ 高速動作が要求されないＭＯＳ型集積回路形成
領域 ３０１ Ｎ型の多結晶シリコン層 ５０１ 駆動基板 ５０２、５０２’集積回路群 ５０３ 対向電極 ５０４ 対向電極 ５０５ 液晶層 ５０６ 薄膜トランジスタ ５０７ 入力端子部 ５０８ 入力保護素子部

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 絶縁層上のシリコン単結晶薄膜に形成し
    たＭＯＳ型集積回路は、入力または出力保護回路領域
    と、シリコン単結晶デバイス形成領域とから成ることを
    特徴とする半導体装置。
  2. 【請求項２】 請求項１記載の半導体装置において、 該入力または出力保護回路領域のシリコン単結晶薄膜の
    膜厚は、該シリコン単結晶デバイス形成領域のシリコン
    単結晶薄膜の膜厚よりも厚いことを特徴とする半導体装
    置。
  3. 【請求項３】 請求項２記載の半導体装置において、 該入力または出力保護回路領域には、第２導電型からな
    るシリコン単結晶薄膜に第１導電型の拡散領域を有する
    入力または出力保護用のダイオードが形成され、該第１
    導電型の拡散領域は該絶縁層に到達しない厚さを有する
    ことを特徴とする半導体装置。
  4. 【請求項４】 請求項２記載の半導体装置において、 該入力または出力保護回路領域は、シリコン単結晶薄膜
    に形成されたソース領域、ドレイン領域、および、フィ
    ールド酸化膜を介して積層形成されたゲート電極からな
    るフィールドトランジスタを含み、該フィールドトラン
    ジスタのフィールド酸化膜の底辺は該絶縁層に到達しな
    い厚さを有することを特徴とする半導体装置。
  5. 【請求項５】 請求項１記載の半導体装置において、 該絶縁層はシリコン単結晶内に形成された埋め込み絶縁
    膜であり、シリコン単結晶デバイス形成領域には該埋め
    込み絶縁膜が該ＭＯＳ集積回路の下部に形成され、該入
    力または出力保護回路領域には埋め込み絶縁膜が形成さ
    れていないことを特徴とする半導体装置。
  6. 【請求項６】 請求項１記載の半導体装置において、 該入力または出力保護回路領域は、シリコン単結晶薄膜
    層上に多結晶シリコン層を形成したダイオードを含むこ
    とを特徴とす半導体装置。
  7. 【請求項７】 絶縁層上にシリコン単結晶薄膜を配設
    し、該シリコン単結晶薄膜に集積回路群を形成した駆動
    基板と、対抗電極を形成した対抗基板と、該駆動基板と
    該対抗基板を間隙を設けて接着し、該間隙には液晶層を
    配設した光弁装置において、 該集積回路群は、入力または出力保護回路領域とシリコ
    ン単結晶薄膜デバイス領域とを含み、 該シリコン単結晶薄膜デバイス領域には、該液晶層に選
    択的に電圧を供給するためのマトリクス状に配列された
    電界効果型薄膜トランジスタと、該電界効果型薄膜トラ
    ンジスタを駆動するための、ＭＯＳ型薄膜トランジスタ
    を含む駆動回路を含み、 該入力または出力保護回路領域は、該ＭＯＳ型薄膜トラ
    ンジスタと電気的に接続する保護素子を含み、該保護素
    子により該ＭＯＳ型薄膜トランジスタの静電気破壊を防
    止することを特徴とする光弁装置。
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