JPH06163900A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPH06163900A JPH06163900A JP5197509A JP19750993A JPH06163900A JP H06163900 A JPH06163900 A JP H06163900A JP 5197509 A JP5197509 A JP 5197509A JP 19750993 A JP19750993 A JP 19750993A JP H06163900 A JPH06163900 A JP H06163900A
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- tft
- silicon
- source
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】薄膜トランジスタのＯＦＦ時のリーク電流を低
減させると同時に、金属電極のソース、ドレイン領域へ
の確実なコンタクトを確保する。 【構成】多結晶シリコン薄膜トランジスタのチャンネル
領域の膜厚をソース、ドレイン領域の膜厚よりも薄く形
成する。
減させると同時に、金属電極のソース、ドレイン領域へ
の確実なコンタクトを確保する。 【構成】多結晶シリコン薄膜トランジスタのチャンネル
領域の膜厚をソース、ドレイン領域の膜厚よりも薄く形
成する。
Description
【０００１】
【産業上の利用分野】本発明はシリコン薄膜、例えば多
結晶シリコンPeuファス・シリコンによる薄膜トランジ
スタ（以下ＴＦＴと略す）の関するもので、ＴＦＴ特性
の向上を図ったものである。
結晶シリコンPeuファス・シリコンによる薄膜トランジ
スタ（以下ＴＦＴと略す）の関するもので、ＴＦＴ特性
の向上を図ったものである。
【０００２】
【従来の技術】近年、絶縁基板上にＴＦＴを形成する研
究が活発に行われている。この技術は安価な絶縁基板を
用いて薄形ディスプレイを実現するアクティブマトリク
スパネル、あるいは通常の半導体集積回路上にトランジ
スタ等の能動素子を形成する、いわゆる三次元集積回路
等、多くの応用が期待できる。本発明ではＴＦＴにおけ
つ本質的な特性の向上を図ったものであるため、上述し
た以外のＴＦＴを応用した場合にも適用できるものであ
る。以下に多結晶シリコン薄膜を用いたＴＦＴの製造方
法の１例を示して説明する。
究が活発に行われている。この技術は安価な絶縁基板を
用いて薄形ディスプレイを実現するアクティブマトリク
スパネル、あるいは通常の半導体集積回路上にトランジ
スタ等の能動素子を形成する、いわゆる三次元集積回路
等、多くの応用が期待できる。本発明ではＴＦＴにおけ
つ本質的な特性の向上を図ったものであるため、上述し
た以外のＴＦＴを応用した場合にも適用できるものであ
る。以下に多結晶シリコン薄膜を用いたＴＦＴの製造方
法の１例を示して説明する。
【０００３】図１（ａ）で絶縁性基板１０１に多結晶シ
リコン薄膜１０２を形成、所定のパターンに加工する。
その後熱酸化、あるいはＣＶＤ法によりゲート酸化膜１
０３を形成する。次にゲート電極としてＮ型を有する不
純物を含む多結晶シリコン１０４を形成加工する。次に
前記ゲート電極１０４をマウスとして、Ｎ型不純物１０
５をイオン注入し、ソース・ドレイン領域１０６を設け
たのが同図（ｂ）である。その後同図（ｃ）のように層
間絶縁膜１０７を形成し、各配線を引き出すための窓１
０８を開ける。最後にＡｌ等の配線用金属１０９で配線
形成したものが同図（ｄ）である。以上のプロセスに従
って製造したＴＦＴから得られた特性を図２、図３に示
す。
リコン薄膜１０２を形成、所定のパターンに加工する。
その後熱酸化、あるいはＣＶＤ法によりゲート酸化膜１
０３を形成する。次にゲート電極としてＮ型を有する不
純物を含む多結晶シリコン１０４を形成加工する。次に
前記ゲート電極１０４をマウスとして、Ｎ型不純物１０
５をイオン注入し、ソース・ドレイン領域１０６を設け
たのが同図（ｂ）である。その後同図（ｃ）のように層
間絶縁膜１０７を形成し、各配線を引き出すための窓１
０８を開ける。最後にＡｌ等の配線用金属１０９で配線
形成したものが同図（ｄ）である。以上のプロセスに従
って製造したＴＦＴから得られた特性を図２、図３に示
す。
【０００４】図２で横軸はソースに対するゲート電圧Ｖ
GS であり、横軸はドレイン電流ＩDである。また、ソー
スに対するドレイン電圧は４Ｖである。３種の特性の差
は多結晶シリコンの膜厚（図１（ｄ）におけるＴに相当
する。）により（Ａ）がＴA＝４０００Å、（Ｂ）がＴB
＝３０００Å、（Ｃ）がＴC＝２０００Åである。図３
で横軸は上記多結晶シリコンの膜厚Ｔであり、横軸はゲ
ート電圧ＶGS ＝０（Ｖ）の時のドレイン電流ＩD であ
る。
GS であり、横軸はドレイン電流ＩDである。また、ソー
スに対するドレイン電圧は４Ｖである。３種の特性の差
は多結晶シリコンの膜厚（図１（ｄ）におけるＴに相当
する。）により（Ａ）がＴA＝４０００Å、（Ｂ）がＴB
＝３０００Å、（Ｃ）がＴC＝２０００Åである。図３
で横軸は上記多結晶シリコンの膜厚Ｔであり、横軸はゲ
ート電圧ＶGS ＝０（Ｖ）の時のドレイン電流ＩD であ
る。
【０００５】
【発明が解決しようとする課題】図２、図３の結果から
わかるように、トランジスタがＯＦＦ状態の時のリーク
電流は、多結晶シリコンの膜厚Ｔに依存し、Ｔが小さい
程リーク電流が小さくなる傾向にある。その場合、図３
からわかるように、Ｔ＞２５００〜３０００Åの時はリ
ーク電流の値はほとんど変わらないが、Ｔ＜２５００〜
３０００Åになるとリーク電流は急激に低減する傾向が
ある。従って多結晶シリコンを用いたＴＦＴをデバイス
に応用する場合は、ＴＦＴがＯＦＦ状態の時に流れるリ
ーク電流が上述した特性を持つため、上記多結晶シリコ
ンの膜厚の最適値がある。以上の結果を考慮して、多結
晶シリコンによるＴＦＴをアクティブマトリックスパネ
ルに応用いた実施例を説明する。
わかるように、トランジスタがＯＦＦ状態の時のリーク
電流は、多結晶シリコンの膜厚Ｔに依存し、Ｔが小さい
程リーク電流が小さくなる傾向にある。その場合、図３
からわかるように、Ｔ＞２５００〜３０００Åの時はリ
ーク電流の値はほとんど変わらないが、Ｔ＜２５００〜
３０００Åになるとリーク電流は急激に低減する傾向が
ある。従って多結晶シリコンを用いたＴＦＴをデバイス
に応用する場合は、ＴＦＴがＯＦＦ状態の時に流れるリ
ーク電流が上述した特性を持つため、上記多結晶シリコ
ンの膜厚の最適値がある。以上の結果を考慮して、多結
晶シリコンによるＴＦＴをアクティブマトリックスパネ
ルに応用いた実施例を説明する。
【０００６】
【課題を解決するための手段】本発明に用いる液晶パネ
ルにおいて、０．１ｍｍ0〜０．３ｍｍ0の画素では、液
晶の抵抗値はほぼ１０10 Ω近辺であり。従ってＴＦＴ
のリーク電流は等価抵抗で液晶の１／１０以下、即ち１
０-11 Ａ以下にする必要がある。本出願人の実験結果か
ら、この時の多結晶シリコンの膜厚は、Ｔ＜２５００Å
でなければならない。
ルにおいて、０．１ｍｍ0〜０．３ｍｍ0の画素では、液
晶の抵抗値はほぼ１０10 Ω近辺であり。従ってＴＦＴ
のリーク電流は等価抵抗で液晶の１／１０以下、即ち１
０-11 Ａ以下にする必要がある。本出願人の実験結果か
ら、この時の多結晶シリコンの膜厚は、Ｔ＜２５００Å
でなければならない。
【０００７】本発明の目的とするところは、多結晶シリ
コンを用いたＴＦＴにおいて、上記多結晶シリコンの膜
厚を２５００Å以下にすることにより、リーク電流を低
減させ、ＯＮ／ＯＦＦ比の大きな特性をもつＴＦＴを提
供し、各デバイスに応用することにある。
コンを用いたＴＦＴにおいて、上記多結晶シリコンの膜
厚を２５００Å以下にすることにより、リーク電流を低
減させ、ＯＮ／ＯＦＦ比の大きな特性をもつＴＦＴを提
供し、各デバイスに応用することにある。
【０００８】
【実施例】以下に本発明による実施例を述べる。
【０００９】ＴＦＴをアクティブマトリクスパネルに応
用した場合の液晶表示装置は、一般に、上側のガラス基
板と、下側のＴＦＴ基板と、その間に封入された液晶と
から構成されており、前記ＴＦＴ基板上にマトリックス
状に配置された液晶駆動素子を外部選択回路により選択
し、前記液晶駆動素子に接続された液晶駆動電極に電圧
を印加することにより、任意の文字、図形、あるいは画
像の表示を行うものである。前記ＴＦＴ基板の一般的な
回路図を図４に示す。
用した場合の液晶表示装置は、一般に、上側のガラス基
板と、下側のＴＦＴ基板と、その間に封入された液晶と
から構成されており、前記ＴＦＴ基板上にマトリックス
状に配置された液晶駆動素子を外部選択回路により選択
し、前記液晶駆動素子に接続された液晶駆動電極に電圧
を印加することにより、任意の文字、図形、あるいは画
像の表示を行うものである。前記ＴＦＴ基板の一般的な
回路図を図４に示す。
【００１０】図４（ａ）はＴＦＴ基板上の液晶駆動素子
のマトリックス状配置図である。図中の１で囲まれた領
域が表示領域であり、その中に液晶駆動素子２がマトリ
ックス状に配置されている。３は液晶駆動素子２へのデ
ータ信号ラインであり、４は液晶駆動素子２へのタイミ
ング信号ラインである。液晶駆動素子２の回路図を図１
（ｂ）に示す。５はＴＦＴであり、データのスイッチン
グを行う。６はコンデンサであり、データ信号の保持用
として用いられる。７は液晶パネルであり、７−１は各
液晶駆動素子に対応して形成された液晶駆動電極であ
り、７−２は上側ガラスパネルである。
のマトリックス状配置図である。図中の１で囲まれた領
域が表示領域であり、その中に液晶駆動素子２がマトリ
ックス状に配置されている。３は液晶駆動素子２へのデ
ータ信号ラインであり、４は液晶駆動素子２へのタイミ
ング信号ラインである。液晶駆動素子２の回路図を図１
（ｂ）に示す。５はＴＦＴであり、データのスイッチン
グを行う。６はコンデンサであり、データ信号の保持用
として用いられる。７は液晶パネルであり、７−１は各
液晶駆動素子に対応して形成された液晶駆動電極であ
り、７−２は上側ガラスパネルである。
【００１１】以上の説明からわかるように、ＴＦＴは、
液晶に印加する電圧のデータをスイッチングするために
用いたて、このときＴＦＴに要求される特性は大きく次
の２種類に分類される。
液晶に印加する電圧のデータをスイッチングするために
用いたて、このときＴＦＴに要求される特性は大きく次
の２種類に分類される。
【００１２】（１）ＴＦＴをＯＮ状態にした時コンデン
サを充電させるために充分な電流を流すことができるこ
と。
サを充電させるために充分な電流を流すことができるこ
と。
【００１３】（２）ＴＦＴをＯＦＦ状態にした時、極
力、電流が流れないこと。
力、電流が流れないこと。
【００１４】（１）は、コンデンサへのデータの書き込
み特性に関するものである。液晶の表示はコンデンサの
電位により決定されるため、短時間にデータを完璧に書
き込むことができるように、ＴＦＴは充分大きい電流を
流すことができなくてはならない。この時の電流（以
下、ＯＮ電流という。）は、コンデンサの容量と、書き
込み時間とから定まり、そのＯＮ電流をクリアできるよ
うにＴＦＴを製造しなくてはならない。ＴＦＴの流すこ
とができるＯＮ電流は、トランジスタのサイズ（チャネ
ル長とチャネル幅）、構造、製造プロセス、ゲート電圧
などに大きく依存する。多結晶シリコンを用いてＴＦＴ
を形成した場合、一般にＯＮ電流は充分大きい値を得る
ことが可能であり、従って（１）の要求事項は満足され
ている。これは、非晶質半導体などと異なり、多結晶シ
リコンではかなり大きいキャリア移動度が得られるため
である。
み特性に関するものである。液晶の表示はコンデンサの
電位により決定されるため、短時間にデータを完璧に書
き込むことができるように、ＴＦＴは充分大きい電流を
流すことができなくてはならない。この時の電流（以
下、ＯＮ電流という。）は、コンデンサの容量と、書き
込み時間とから定まり、そのＯＮ電流をクリアできるよ
うにＴＦＴを製造しなくてはならない。ＴＦＴの流すこ
とができるＯＮ電流は、トランジスタのサイズ（チャネ
ル長とチャネル幅）、構造、製造プロセス、ゲート電圧
などに大きく依存する。多結晶シリコンを用いてＴＦＴ
を形成した場合、一般にＯＮ電流は充分大きい値を得る
ことが可能であり、従って（１）の要求事項は満足され
ている。これは、非晶質半導体などと異なり、多結晶シ
リコンではかなり大きいキャリア移動度が得られるため
である。
【００１５】（２）は、コンデンサに書き込まれたデー
タの保持特性に関するものである。一般に、書き込まれ
たデータは書き込み時間よりもはるかに長い時間保持さ
れなくてはならない。コンデンサの静電容量は、通常１
ＰＦ程度の小さい値であるため。ＴＦＴがＯＦＦ状態の
ときにわずかでもリーク電流が流れると、ドレインの電
位（すなわちコンデンサの電位）は急激にソースの電位
に近づき、書き込まれたデータは正しく保持されなくな
ってしまう。多結晶シリコンを用いてＴＦＴを形成した
場合、多結晶シリコン膜中の結晶粒界に多くのトラップ
単位が局在しているため、このトラップを介してかなり
多くのリーク電流が流れてしまう。
タの保持特性に関するものである。一般に、書き込まれ
たデータは書き込み時間よりもはるかに長い時間保持さ
れなくてはならない。コンデンサの静電容量は、通常１
ＰＦ程度の小さい値であるため。ＴＦＴがＯＦＦ状態の
ときにわずかでもリーク電流が流れると、ドレインの電
位（すなわちコンデンサの電位）は急激にソースの電位
に近づき、書き込まれたデータは正しく保持されなくな
ってしまう。多結晶シリコンを用いてＴＦＴを形成した
場合、多結晶シリコン膜中の結晶粒界に多くのトラップ
単位が局在しているため、このトラップを介してかなり
多くのリーク電流が流れてしまう。
【００１６】以上述べた内容からわかるように、多結晶
シリコンを用いたＴＦＴでは、ＯＮ電流は比較的大きな
値が得られるが、リーク電流の値も大きくなりデータの
保持特性を悪化させている。したがってリーク電流を小
さくおさえることが急務となっている。このことは、Ｔ
ＦＴをアクティブマトリックスパネル以外の用途に応用
する場合にも全く同様のことが言える。例えばＴＦＴを
用いて、通常のロジック回路を構成する場合には、静止
電流が増加し。またメモリ回路を構成する場合には、誤
動作の原因となる。
シリコンを用いたＴＦＴでは、ＯＮ電流は比較的大きな
値が得られるが、リーク電流の値も大きくなりデータの
保持特性を悪化させている。したがってリーク電流を小
さくおさえることが急務となっている。このことは、Ｔ
ＦＴをアクティブマトリックスパネル以外の用途に応用
する場合にも全く同様のことが言える。例えばＴＦＴを
用いて、通常のロジック回路を構成する場合には、静止
電流が増加し。またメモリ回路を構成する場合には、誤
動作の原因となる。
【００１７】次に本実施例に於て用いたＴＦＴの製造プ
ロセス図５に示す。製造方法は図１で説明したものと同
様であるので省略する。なお図５に示した番号は、図１
で示した番号と以下のように対応する。（１０１−２０
１、１０２−２０２、１０９−２０９） また、本発明による実施例では多結晶シリコンの膜圧、
（図５Ｔ´に相当する）Ｔ´＜２５００Åにすることに
より、十分満足のできる特性をもつ製品を得ることがで
きた。
ロセス図５に示す。製造方法は図１で説明したものと同
様であるので省略する。なお図５に示した番号は、図１
で示した番号と以下のように対応する。（１０１−２０
１、１０２−２０２、１０９−２０９） また、本発明による実施例では多結晶シリコンの膜圧、
（図５Ｔ´に相当する）Ｔ´＜２５００Åにすることに
より、十分満足のできる特性をもつ製品を得ることがで
きた。
【００１８】上述した本発明による実施例に限らず、多
結晶シリコンを用いたＴＦＴのリーク電流を最小限に抑
えることは、ＴＦＴを応用したデバイスに要求される性
能を得るためにも不可欠であり、それには本発明の目的
で示したように多結晶シリコンの膜厚を２５００Å以下
にすることが必要である。
結晶シリコンを用いたＴＦＴのリーク電流を最小限に抑
えることは、ＴＦＴを応用したデバイスに要求される性
能を得るためにも不可欠であり、それには本発明の目的
で示したように多結晶シリコンの膜厚を２５００Å以下
にすることが必要である。
【００１９】以上のように多結晶シリコン２０２の膜厚
Ｔ´を小さくしてゆけばそれに共なってリーク電流を低
減せしめることができるが、ある膜厚まで小さくする
と、配線用金属２０９として例えばＡｌ、Ａｌ−Ｓｉを
用いた場合拡散層を突き抜けてコンタクトをとることが
不可能となる。従って、リーク電流を減らすための多結
晶シリコンの膜厚は、よりリーク電流を低減できる可能
性を持ちながら、結局のところコンタクトが安定してと
れるかどうかに制限されてします。この問題を改善する
ため本出願人は以下に述べるＴＦＴ構造を提供する。即
ち、チャンネルの形成される領域の多結晶シリコンの膜
厚のみを薄くすることによって、リーク電流を減らすと
共に、ソース・ドレイン領域と配線用金属とのコンタク
トを確実にとる構造である。
Ｔ´を小さくしてゆけばそれに共なってリーク電流を低
減せしめることができるが、ある膜厚まで小さくする
と、配線用金属２０９として例えばＡｌ、Ａｌ−Ｓｉを
用いた場合拡散層を突き抜けてコンタクトをとることが
不可能となる。従って、リーク電流を減らすための多結
晶シリコンの膜厚は、よりリーク電流を低減できる可能
性を持ちながら、結局のところコンタクトが安定してと
れるかどうかに制限されてします。この問題を改善する
ため本出願人は以下に述べるＴＦＴ構造を提供する。即
ち、チャンネルの形成される領域の多結晶シリコンの膜
厚のみを薄くすることによって、リーク電流を減らすと
共に、ソース・ドレイン領域と配線用金属とのコンタク
トを確実にとる構造である。
【００２０】図６に従って、本発明の１実施例を説明す
る。図６（ａ）のように、絶縁基板３０１上に、確実に
コンタクトをとることのできる膜厚を有する多結晶シリ
コン３０２を形成し、所定のパターンに加工する。次
に、チャンネル領域のみを所定の膜厚（２５００Å以
下）までエッチングし、凹不３００を形成する。その
後、熱酸化、あるいはＣＶＤ法によりゲート酸化膜３０
３を形成したのが同図（ｂ）である。次に同図（ｃ）の
ように、凹不３００に多結晶シリコン当のゲート電極３
０４を設け、該ゲート電極をマスクとしてＮ型の不純物
３０５をイオン注入し、ソース・ソレイン領域３０６を
形成する。その後、層間絶縁膜３０７を形成した後、配
線用金属とのコンタクトをとるための窓３０８を開けた
のが同図（ｄ）である。最後にＡｌ等の配線用金属３０
９を蒸着後、配線形成したものが同図（ｅ）である。こ
のような構造によれば、チャンネルが形成される領域の
多結晶シリコンのみを薄くすることができるため、配線
用金属とソース・ドレイン領域のコンタクトが確実にと
れ、さらにリーク電流を減らす方向へもっていくことが
できる。
る。図６（ａ）のように、絶縁基板３０１上に、確実に
コンタクトをとることのできる膜厚を有する多結晶シリ
コン３０２を形成し、所定のパターンに加工する。次
に、チャンネル領域のみを所定の膜厚（２５００Å以
下）までエッチングし、凹不３００を形成する。その
後、熱酸化、あるいはＣＶＤ法によりゲート酸化膜３０
３を形成したのが同図（ｂ）である。次に同図（ｃ）の
ように、凹不３００に多結晶シリコン当のゲート電極３
０４を設け、該ゲート電極をマスクとしてＮ型の不純物
３０５をイオン注入し、ソース・ソレイン領域３０６を
形成する。その後、層間絶縁膜３０７を形成した後、配
線用金属とのコンタクトをとるための窓３０８を開けた
のが同図（ｄ）である。最後にＡｌ等の配線用金属３０
９を蒸着後、配線形成したものが同図（ｅ）である。こ
のような構造によれば、チャンネルが形成される領域の
多結晶シリコンのみを薄くすることができるため、配線
用金属とソース・ドレイン領域のコンタクトが確実にと
れ、さらにリーク電流を減らす方向へもっていくことが
できる。
【００２１】以上述べてきたように本発明は多結晶シリ
コンを用いたＴＦＴに於て、リーク電流をデバイス要求
に応じて低減せしめすことができる効果を有するＴＦＴ
特性の向上を図ったものである。
コンを用いたＴＦＴに於て、リーク電流をデバイス要求
に応じて低減せしめすことができる効果を有するＴＦＴ
特性の向上を図ったものである。
【図１】本発明の説明に用いたＴＦＴの構造及びその製
造方法を示す図。
造方法を示す図。
【図２】図１の特性を示すグラフ。
【図３】図１の特性を示すグラフ。
【図４】本発明の実施例として用いた液晶駆動素子のマ
トリックス状配置図、及び液晶駆動素子の回路図。
トリックス状配置図、及び液晶駆動素子の回路図。
【図５】用いられたＴＦＴの構造及びその製造方法を示
す図。
す図。
【図６】図５におけるＴＦＴの特性をさらに改善するＴ
ＦＴ構造とその製造方法を示す図。
ＦＴ構造とその製造方法を示す図。
【符号の説明】 １０１、２０１、３０１・・・絶縁基板 １０２、２０２、３０２・・・多結晶シリコン薄膜 １０３、２０３、３０３・・・ゲート酸化膜 １０４、２０４、３０４・・・ゲート電極 １０５、２０５、３０５・・・Ｎ型不純物 １０６、２０６、３０６・・・ソース、ドレイン領域 １０７、２０７、３０７・・・層間絶縁膜 １０８、２０８、３０８・・・コンタクトホール １０９、２０９、３０９・・・配線用金属
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年９月８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】以上述べてきたように本発明は多結晶シリ
コンを用いたＴＦＴに於て、リーク電流をデバイス要求
に応じて低減せしめすことができる効果を有するＴＦＴ
特性の向上を図ったものである。
コンを用いたＴＦＴに於て、リーク電流をデバイス要求
に応じて低減せしめすことができる効果を有するＴＦＴ
特性の向上を図ったものである。
【発明の効果】薄膜トランジスタのＯＦＦ時のリーク電
流を低減させるとともに、金属電極のソース、ドレイン
領域への確実なコンタクトを確保できる。
流を低減させるとともに、金属電極のソース、ドレイン
領域への確実なコンタクトを確保できる。
Claims (2)
- 【請求項１】多結晶シリコン薄膜を用いて、ソース電極
とドレイン電極及びゲート電極を備えた薄膜トランジス
タにおいて、チャンネルの形成される領域のシリコン薄
膜の膜厚が、ソース・ドレインの形成される領域のシリ
コン薄膜の膜厚よりも小さいことを特徴とする薄膜トラ
ンジスタ。 - 【請求項２】前記チャンネルの形成される領域のシリコ
ン薄膜の膜厚が２５００Å以下であることを特徴とする
請求項１記載の薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5197509A JP2622661B2 (ja) | 1982-04-13 | 1993-08-09 | 液晶表示パネル |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57061440A JPS58178564A (ja) | 1982-04-13 | 1982-04-13 | 薄膜トランジスタ |
| JP5197509A JP2622661B2 (ja) | 1982-04-13 | 1993-08-09 | 液晶表示パネル |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57061440A Division JPS58178564A (ja) | 1982-04-13 | 1982-04-13 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06163900A true JPH06163900A (ja) | 1994-06-10 |
| JP2622661B2 JP2622661B2 (ja) | 1997-06-18 |
Family
ID=26402463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5197509A Expired - Lifetime JP2622661B2 (ja) | 1982-04-13 | 1993-08-09 | 液晶表示パネル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2622661B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5879976A (en) * | 1996-08-22 | 1999-03-09 | Sharp Kabushiki Kaisha | Thin film transistor and method for producing the same |
| JP2004047566A (ja) * | 2002-07-09 | 2004-02-12 | Sharp Corp | 電界効果型トランジスタ、その製造方法及び画像表示装置 |
| KR101032940B1 (ko) * | 2003-12-01 | 2011-05-06 | 삼성전자주식회사 | 박막 트랜지스터 표시판 |
| JP2013101350A (ja) * | 2009-12-18 | 2013-05-23 | Semiconductor Energy Lab Co Ltd | 表示装置及び電子機器 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54152894A (en) * | 1978-05-23 | 1979-12-01 | Seiko Epson Corp | Liquid crystal display unit |
| JPS5550664A (en) * | 1978-10-07 | 1980-04-12 | Shunpei Yamazaki | Semiconductor device and method of fabricating the same |
| JPS5710266A (en) * | 1980-06-23 | 1982-01-19 | Fujitsu Ltd | Mis field effect semiconductor device |
-
1993
- 1993-08-09 JP JP5197509A patent/JP2622661B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54152894A (en) * | 1978-05-23 | 1979-12-01 | Seiko Epson Corp | Liquid crystal display unit |
| JPS5550664A (en) * | 1978-10-07 | 1980-04-12 | Shunpei Yamazaki | Semiconductor device and method of fabricating the same |
| JPS5710266A (en) * | 1980-06-23 | 1982-01-19 | Fujitsu Ltd | Mis field effect semiconductor device |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5879976A (en) * | 1996-08-22 | 1999-03-09 | Sharp Kabushiki Kaisha | Thin film transistor and method for producing the same |
| JP2004047566A (ja) * | 2002-07-09 | 2004-02-12 | Sharp Corp | 電界効果型トランジスタ、その製造方法及び画像表示装置 |
| KR101032940B1 (ko) * | 2003-12-01 | 2011-05-06 | 삼성전자주식회사 | 박막 트랜지스터 표시판 |
| JP2013101350A (ja) * | 2009-12-18 | 2013-05-23 | Semiconductor Energy Lab Co Ltd | 表示装置及び電子機器 |
| US9244323B2 (en) | 2009-12-18 | 2016-01-26 | Semiconductor Energy Laboratory Co., Ltd | Liquid crystal display device and electronic device |
| US9620525B2 (en) | 2009-12-18 | 2017-04-11 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and electronic device |
| US10256254B2 (en) | 2009-12-18 | 2019-04-09 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and electronic device |
| US11282864B2 (en) | 2009-12-18 | 2022-03-22 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and electronic device |
| US11798952B2 (en) | 2009-12-18 | 2023-10-24 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and electronic device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2622661B2 (ja) | 1997-06-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5124768A (en) | Thin film transistor and active matrix assembly including same | |
| US5323042A (en) | Active matrix liquid crystal display having a peripheral driving circuit element | |
| US5552615A (en) | Active matrix assembly with double layer metallization over drain contact region | |
| US5474942A (en) | Method of forming a liquid crystal display device | |
| US5889291A (en) | Semiconductor integrated circuit | |
| US7223996B2 (en) | Electric device, matrix device, electro-optical display device, and semiconductor memory having thin-film transistors | |
| US5736751A (en) | Field effect transistor having thick source and drain regions | |
| JPH0338755B2 (ja) | ||
| US6242777B1 (en) | Field effect transistor and liquid crystal devices including the same | |
| KR20040021480A (ko) | Ｓｏｉ 기판에 형성되는 에스램 디바이스 | |
| JP3024620B2 (ja) | 液晶パネルの製造方法 | |
| JP2000147556A (ja) | 液晶表示装置及び液晶表示装置の基板製造方法 | |
| JPS58182272A (ja) | 薄膜トランジスタ | |
| JPH08236780A (ja) | 製 品 | |
| US5677547A (en) | Thin film transistor and display device including same | |
| JPS61252667A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH06163900A (ja) | 薄膜トランジスタ | |
| JP3286843B2 (ja) | 液晶パネル | |
| JPH06318702A (ja) | 半導体装置及び光弁装置 | |
| JPS61108171A (ja) | 薄膜電界効果トランジスタ | |
| US5698864A (en) | Method of manufacturing a liquid crystal device having field effect transistors | |
| JP2001318623A (ja) | アクティブマトリクス基板とその製造方法、電気光学装置とその製造方法及び電子機器 | |
| JPH10209452A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP2525708B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2525707B2 (ja) | 半導体集積回路 |