KR100321931B1 - 반도체장치 - Google Patents

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Abstract

본 발명은 SOI 기판상에 IC의 고속특성을 손상함이 없이 내정전기성을 향상시킨 MOS 집적회로에 관한 것이다. 반도체장치에서, SOI 기판상의 MOS 집적회로내에 입/출력 보호회로영역의 실리콘 단결정박막장치형성층의 두께를 고속 동작을 요하는 MOS 집적회로형성영역의 실리콘 단결정박막장치의 두께보다 두텁게 형성한 것이다.

Description

반도체 장치
본 발명은 반도체장치에 관한 것으로서, 특히 절연층상의 실리콘 단결정 박막상에 있는 MOS 타입 집적회로용 입/출력 보호회로와, 반도체장치를 이용한 광밸브장치에 관한 것이다.
지금까지 절연층상의 실리콘 단결정박막상에 집적회로용 입/출력보호회로는 실리콘단결정 박막장치 형성층상에서 형성되었다.
제 2도에 도시한 바와 같이, 절연층상의 실리콘 단결정 박막(103)상에서 집적회로용 종래 입/출력보호회로(104)가 고속동작을 요하는 MOS 타입 집적회로 형성영역(105)과 동일 두께를 가진 실리콘 단결정 박막장치 형성층(103)에서 형성되었기 때문에 벌크실리콘상에서 형성하는 경우와 비교하여 입/출력보호회로용 장치로 사용된 다이오드 또는 전계효과 트랜지스터가 충분한 기능을 실현할 수 없다는 문제점이 있었다. 이것은 실리콘 단결정박막장치 형성층의 두께가 현저히 감소(10nm이하)되어야 한다는데에 기인하며, 두께가 현저히 감소한 결과 MOS 타입 트랜지스터의 채널영역은 절연층의 실리콘 단결정박막상의 MOS 타입 집적회로의 고속특성을 제공하도록 완전히 공핍되며, 정상 다이오드 또는 전계효과 트랜지스터가 이러한 박막상에 형성된다면, P타입 및 N타입 확산영역(106,107)의 접합부는 제 4도에 도시한 바와 같이 다이오드가 형성되는 경우 측면부에 제한이 있어 접합영역이 현저히 축소된다. 또한, 전계효과 트랜지스터의 경우, 전계산화막(110)은 전계효과 트랜지스터에서 형성될 수 없는 제 6도에 도시한 바와 같이 매설절연막(112)까지 도달한다.
또한 제 14도에 도시한 바와 같이, 실리콘 단결정박막(103)이 절연층(102)위에 놓여진 액티브 매트릭스 액정표시장치에서 집적회로(502,502')의 군으로 형성된 구동기판(501)과 카운터전극(503)으로 형성된 카운터기판(504)은 실리콘단결정 박막위에 배치되며, 구동기판과 카운터기판은 갭에 배치된 액정(505)을 가진 갭에 결합되고, 실리콘단결정박막 장치영역이 전압을 액정층(505)과 전계효과 박막트랜지스터를 구동하기 위해 MOS 타입 박막트랜지스터를 포함하는 구동회로(502,502')에 선택적으로 공급하는 매트릭스로 배열된 전계효과 박막트랜지스터(506)를 포함하며 외부에서 구동회로로 신호를 입력하는 입력단자부(507)를 가진 광밸브장치가 공지되어 있다.
광밸브장치는 단결정 실리콘 LSI 기술로 형성된 구동회로를 내장할 수 있으며, 연결단자수를 줄일수 있으며 고정밀의 미시적 크기를 가진 특성을 갖추고 있다. 그러나, 액정표시장치의 제조단계에 있어서, 예를들어 반도체장치가 액정장치의 제조단계에서 액정의 방위처리를 위해 고속회전 또는 클로스러빙(cloth rubbing)하게 되기 때문에, 빈번한 열등을 가져오는 제조단계간 발생된 정전기 전하의 제조간 그리고 끝마무리된 제품이 놓여진 분위기에서의 정전기 전하가 도전막이 노출되는 입력단자부(507)로 밀어 넣어지는 문제점이 있어 장치가 파괴된다.
본 발명의 목적은 상기 문제점을 해소하고 만족한 기능을 제공할 수 있는 입/출력 보호회로를 가진 절연층의 실리콘 단결정 박막상에 형성된 MOS 집적회로와 집적회로를 사용하며 정전기 전하에 대한 대응책으로 제공된 광밸브장치를 제공하는 것이다.
입/출력 보호회로용 장치로 사용된 다이오드 또는 전계효과 트랜지스터가 절연층위의 실리콘 단결정박막상에 MOS 집적회로로 만족한 기능을 제공할 수 있도록 전술한 목적을 달성하는 본 발명에 따른 반도체장치의 광밸브장치에 채용된 주요수단은 다음의 단계로 이루어진다.
즉,
(1) 고속동작을 요하는 MOS 집적회로형성영역에서 실리콘단결정 박막장치 형성영역의 두께보다 두꺼운 입/출력 보호회로 형성영역의 실리콘 단결정 박막장치 형성층의 두께를 제조하는 단계와,
(2) 실리콘 단결정 박막장치 형성층과 제거되는 절연층위의 실리콘 단결정 박막상에 매설된 절연막으로 실리콘 단결정기판상에 입/출력보호회로를 형성하는 단계와,
(3) 실리콘 단결정박막 장치 형성층상에 형성된 다결정 실리콘층과 절연층상의 단결정박막상에 실리콘 단결정 박막장치 형성층을 가진 입/출력보호장치용 소자로 사용된 다이오드를 형성하는 단계로 이루어진다.
이처럼, 고속동작을 요하는 MOS 집적회로는 채널영역이 실리콘 단결정 기판상의 매설절연막에 의하여 MOS 트랜지스터의 동작시 완전히 공핍(약 1000Å이하)되어, 정자기 허용오차가 절연층상의 실리콘 단결정 박막상에서 IC의 고속특성을 해치지 않고 개선되도록 설정되는 막두께를 가진 단결정박막장치 형성층상에서 만들어진다. 또한, 제조단계간과 같이 정자기 영향으로부터 보호되는 광밸브장치가 형성되어진 집적회로를 가진 반도체장치를 이용하여 제조가능하다.
본 발명에 따른 반도체장치에 있어서, 입/출력보호회로 형성영역의 실리콘 단결정 박막장치 형성층의 박막두께는 입/출력 보호장치가 절연층상의 실리콘 단결정 박막상에 MOS 집적회로로 만족한 기능을 제공하도록 크게 제조되기 때문에, 입/출력보호회로는 SOI 기판상의 실리콘 단결정 박막장치 형성층과 제거되는 매설된 절연막을 가진 실리콘단결정 기판상에 형성되고, 입/출력보호회로용 소자로 사용되는 다이오드 SOI 기판상의 실리콘 단결정 박막장치 형성층과 실리콘 단결정 박막장치형성층상에 형성된 다결정실리콘층으로 형성되며, 입/출력보호회로용 소자로서 사용되는 다이오드 또는 전계효과 트랜지스터는 벌크실리콘기판상에 형성되는 경우와 동일한 기능을 제공하며, 정자기 전기학의 응용에 대해서 만족한 저항을 가지는 MOS 집적회로가 제조가능하다.
이후, 본 발명의 보다 상세한 설명을 위해 첨부된 도면을 참조하여 설명하기로 한다.
제 1도는 본 발명에 따른 반도체장치의 일실시예를 도시하는 개략단면도이다.
실리콘단결정기판(101)상에 매설된 절연막(102)을 경유하여 실리콘단결정박막장치형성층(103)이 제조된다. 이 실시예에서, 고속동작을 요하는 MOS 집적회로 형성영역(105)의 실리콘단결정 박막장치형성층(103)의 두께는 채널영역이 MOS 트랜지스터의 동작시 완전히 공핍되도록 약 1000Å이하로 정해진다. 한편, 입/출력 보호회로형성영역(104)에서 실리콘 단결정박막장치 형성층(103)의 두께는 고속동작을 요하는 MOS 집적회로형성영역(105)의 두께보다 크게 제조된다. 입/출력 보호회로형성영역(104)에서 실리콘단결정 박막장치형성층(103)의 두께는 다이오드가 입/출력보호회로용 소자로서 사용되는 경우의 다이오드의 제1도전형 확산영역의 두께보다 크게 제조된다. 또한, 그것은 전계효과트랜지스터가 입/출력보호회로용 소자로 사용되는 경우 SOI 기판의 매설된 절연막에 전계효과트랜지스터의 필드산화막의 바닥이 이르는 두께를 가진다.
제 3도는 본 발명에 따른 반도체장치의 또다른 실시예를 도시하는 개략단면도이다.
이 실시예는 고속동작을 요하지 않는 MOS 집적회로 형성영역(201)이 고속동작을 요하는 MOS 집적회로 형성영역(105)에 더하여져 형성되었다는 점에서 제 1도에 도시한 것과는 상이하다. 고속동작을 요하지 않는 MOS 집적회로형성영역(201)에서 실리콘단결정박막장치 형성층(103)의 두께는 입/출력보호회로 형성영역(104)에서 실리콘 단결정 박막장치 형성층(103)의 두께와 동일하다.
고속동작을 요하는 MOS 집적회로 형성영역(105)의 실리콘단결정 박막장치형성층(103)의 두께는 채널영역이 MOS 트랜지스터의 동작시 완전히 공핍되도록 약 1000Å이하로 정해진다.
제 5도는 본 발행에 따른 반도체장치의 입/출력 보호회로용 소자로 사용된 다이오드의 일실시예를 도시한 개략단면도이다.
제 4도에 도시한 실리콘 단결정 박막장치 형성층(103)상의 종래의 다이오드에서 P 및 N 타입 확산영역에 대한 접합부가 접합영역을 현저하게 축소하기 위해 측면에서 제한될지라도 제 5도에 도시한 본 발명에 따른 반도체장치의 입/출력 보호장치용 소자로서 사용되는 다이오드에서 N타입확산층(106)의 바닥이 P타입확산층(107)과 접촉하기 때문에, 그 접합영역은 증대되며 전계의 집중이 적절하게 되고 충분히 보호회로기능이 실현된다.
제 7도는 본 발명에 따른 반도체장치의 입/출력보호회로용 소자로서 사용된 전계효과트랜지스터의 일실시예를 나타내는 개략단면도이다. 전계효과트랜지스터는 소스(108), 드레인(109), 게이트절연막으로 기능하는 필드산화막(110), 및 게이트전극(111)으로 구성되어 있다.
제 6도에 도시한 종래의 실리콘 단결정박막장치형성층(103)상의 전계효과트랜지스터에 있어서 필드산화막(110)은 전계효과 트랜지스터를 형성하지 못하도록 절연막(102)까지 이른다. 한편, 본 발명에 따른 반도체장치의 입/출력보호장치용 소자로 사용된 전계효과 트랜지스터에 있어서, 전계효과 트랜지스터의 필드산화막이 바닥이 SOI 기판의 매설된 절연막(102)에 이르지 않는 두께를 가진 실리콘 단결정박막장치형성층(103)에서 형성되므로 안정한 구조가 얻어진다.
제 1도, 제 3도, 제 5도 및 제 7도에 도시된 실시예들에서, 영역을 형성하는 입/출력 보호회로 형성층의 실리콘 단결정 박막장치의 두께는 상기 입/출력 보호장치가 그 기능을 충분히 실현할 만큼 증가되었으므로, 입/출력 보호회로용 장치로서 사용되는 다이오드나 전계효과트랜지스터는 벌크실리콘 기판위에 형성된 경우와 같은 기능을 가져 정전기(static electricity)의 인가에 대한 충분한 내성을 가진 MOS 집적회로를 형성할 수 있다.
제 8도는 본 발명의 다른 실시예에 따른 반도체장치의 또다른 실시예를 개략적으로 도시한 단면도이다.
층(103)을 형성한 실리콘 단결정박막장치 형성층(103)은 매설된 절연막(102)에 의해 실리콘 단결정기판(101)위에 형성되어 있다. 본 실시예에서, 실리콘 단결정박막장치 형성층(103)과 입/출력 보호회로 형성영역(104)의 매설된 절연막(102)은 제거되어져서, 입/출력 보호회로는 실리콘 단결정기판(101)상에 형성되어 있다. 한편, 고속동작을 요하는 MOS 집적회로 형성영역(105)의 실리콘 단결정 박막장치형성층(103)은 상기 실리콘 단결정기판(101)상에 매설된 절연막(102)에 의해 형성되어 있다. 실리콘 단결정박막장치형성층(103)의 두께는 채널영역이 MOS 트랜지스터의 동작시에 완전히 공핍되도록 약 1000Å이하로 결정되어 있다.
제 10도는 본 발명의 일실시예에 따른 반도체장치의 입/출력 보호회로용 소자로서 사용되는 다이오드를 개략적으로 도시한 단면도이다.
제 9도에 도시된 종래의 실리콘 단결정박막장치형성층(103)상에는 P타입과 N타입 확산영역에 대한 접합부를 현저히 감소시키도록 옆쪽으로 제한되어 있다. 한편, 본 발명의 일실시예에 의한 반도체장치의 입/출력 보호회로용 소자로서 사용되는 다이오드에서는, N타입 확산층(106)의 바닥부분도 P타입 확산층(107)과 접촉되어 있으므로, 접합영역이 증가되어 전계의 집중이 완화될 수 있으므로, 보호회로의 기능을 충분히 실현할 수 있다.
제 12도는 본 발명의 일실시예에 따른 반도체장치의 입/출력 보호회로용 소자로서 사용된 전계효과트랜지스터를 개략적으로 도시한 단면도이다.
층(103)을 형성한 종래의 실리콘 단결정박막장치형성층(103)상의 전계효과트랜지스터에서, 필드 산화막은 매설절연막까지만 연장되어 전계효과트랜지스터를 형성하지 못한다. 반면에, 제 12도에 도시된 본 발명의 일실시예에 따른 반도체장치의 입/출력 보호회로용 장치로서 사용된 전계효과 트랜지스터는 실리콘 단결정기판(101)상에 형성되어 있으므로, 만족할 만한 구조를 얻을 수 있다.
제 8도, 제 10도 및 제 12도에 도시된 실시예에 의하면 상기 입/출력 보호회로가 상기 실리콘 단결정 박막장치 형성층과 함께 실리콘 단결정기판상에 형성되어 있고, SOI 기판상에서 매설 절연막이 제거되어 있기 때문에, 상기 입/출력 보호회로용 소자로서 사용되는 다이오드나 전계효과 트랜지스터는 상기 다이오드나 전계효과트랜지스터를 벌크 실리콘기판상에 형성된 경우와 같은 기능을 가지며, 정전기의 인가에 대해 충분한 허용오차를 갖는 MOS 집적회로를 형성할 수 있다.
제 13도는 본 발명의 일실시예에 따른 입/출력 보호회로용 소자로서 사용된 다이오드를 개략적으로 도시한 단면도이다.
실리콘 단결정박막장치형성층(103)은 매설 절연막(102)에 의해 실리콘 단결정기판(101)상에 형성되어 있다.
본실시예에서, 입/출력 보호회로용 소자로서 사용되는 다이오드는 SOI 기판상에 실리콘 단결정박막장치형성층(103) 및 실리콘 단결정박막장치형성층(103)상에 형성된 N타입 다결정실리콘층(301)과 함께 형성되어 있다. 제 4도에 도시된 종래의 실리콘 단결정박막장치형성층(103)내의 다이오드에서, P타입 확산영역(107)과 N타입 확산영역(106)의 접합부분은 옆쪽에 한정되어서 접합면적을 크게 감소시킨다. 한편, 본 발명의 일실시예에 따른 반도체장치의 입/출력 보호회로용 소자로서 사용되는 다이오드에서는, 상기 N타입 영역이 상기 N타입 다결정실리콘층(301)과 함께 형성되어 있고, 또 상기 N타입 다결정실리콘층(301)의 바닥부분은 상기 P타입 확산층(107)과 접촉되므로, 접합면적이 증가하고, 전계집중을 완화할 수 있으므로, 보호회로는 그 기능을 충분히 실현할 수 있다.
상기 제 13도에서 상기 N타입 다결정실리콘층이 실리콘 단결정박막장치 형성층(103)상에 형성되어 있고, P타입 확산영역(107)이 실리콘 단결정박막장치형성층내에 형성되어 있을 경우에 대해 설명하였으나, P타입 다결정실리콘층을 상기 실리콘 단결정박막장치형성층(103)내에 형성되어도 되고, 반면에 N타입 확산층을 상기실리콘 단결정 박막장치형성층(103)내에 형성해도 된다.
상기 제 13도에 도시된 실시예에 의하면, 절연층의 실리콘 단결정박막상의 MOS 집적회로내에 입/출력 보호회로용 소자로서 사용되는 다이오드는 그것이 벌크 실리콘 기판내에서 형성된 경우와 마찬가지의 기능을 가지므로, 정전기성의 인가에 충분한 저항성을 갖는 MOS 집적회로를 형성할 수 있다.
제 15도는 본 발명의 일실시예에 따른 광밸브장치를 개략적으로 도시한 사시도이다. 실리콘 단결정박막장치 형성층(103)은 절연층(102)상에 집적회로(502,502')의 군과 함께 형성된 구동기판(501)이 배치되어 있고, 대향전극(503)이 형성된 대향기판(504)에는 상기 실리콘 단결정박막장치 형성층(103)상에 배치되어 있고, 상기 구동기판(501)과 상기 대향기판(504)은 서로 갭을 두고 결합되어 있고, 상기 갭내에 액정층(502)이 배치되어 있다. 상기 집적회로(502,502')의 군은 입력보호회로영역이나 또는 출력 보호회로영역(507)을 포함하고 있다.
상기 실리콘 단결정장치형성층(103)은 액정층(505)에 선택적으로 전압을 공급하는 매트릭스로 배열된 전계효과박막트랜지스터들(506)로 이루어져 있으며, 상기 구동회로(502, 502')는 상기 전계효과 박막트랜지스터들을 구동하는 상기 MOS 박막트랜지스터로 이루어져 있고, 상기 입력 보호회로영역 또는 출력 보호회로영역(507)은 제 1도, 제 3도, 제 5도, 제 7도, 제 9도, 제 11도 및 제 13도에 도시된 본 발명의 일실시예에 의한 입/출력 보호장치(508)군으로 이루어져 있다.
제 15도에 도시된 본 발명의 일실시예에 의하면 광밸브에 사용된 반도체장치는 제조단계의 도중이나 완제품의 경우에 정전기에 대해 효과적으로 보호할 수 있도록 구성되어 있다.
상술한 바와 같이, 본 발명에 따른 절연층상의 실리콘 단결정박막의 MOS 집적회로 내의 입/출력 보호회로의 기능을 충분히 얻도록, [1] 상기 입/출력 보호회로 형성영역의 실리콘 단결정박막장치형성층의 두께가 증가되어 있고, [2] 상기 입/출력 보호회로를 실리콘 단결정박막장치형성층 및 제거된 SOI 기판의 위의 매설된 절연층과 함께 상기 실리콘 단결정기판상에 형성되어 있으며, [3] 상기 입/출력 보호회로용 소자로서 사용되는 다이오드는 SOI 기판상에 실리콘 단결정장치 형성층 및 상기 실리콘 단결정장치 형성층상에 형성된 다결정 실리콘층과 함께 형성되어 있으므로, 상기 입/출력 보호회로용 소자로서 사용되는 다이오드 또는 전계효과 트랜지스터를 벌크 실리콘 기판상에 형성된 경우와 마찬가지의 기능을 가질 수 있어, 정전기의 인가에 대해 충분한 허용오차를 갖는 MOS 집적회로를 형성할 수 있다. 한편, 고속동작을 요하는 MOS 집적회로는 실리콘 단결정기판상에 매설절연막에 의해 형성된 실리콘 단결정박막장치형성층상에 형성되어 있고, 상기 실리콘 단결정박막장치의 두께는 채널영역이 상기 MOS 트랜지스터의 동작시에 완전히 공핍되도록 결정되어서(약 1000Å이하), SOI 기판상에 IC의 고속도 특성을 손상함이 없이 내정전기성을 개선할 수 있다.
또한, 실리콘 단결정으로 이루어진 구동회로를 가짐과 동시에 정전하(Electro Static Charge)에 대하여 충분히 보호할 수 매우 정밀하고 콤팩트한 광밸브장치가 얻을 수 있다.
제 1도는 본 발명에 따른 반도체장치의 일실시예를 도시하는 개략단면도,
제 2도는 종래의 반도체장치의 일실시예를 도시하는 개략단면도,
제 3도는 본 발명에 따른 반도체장치의 일실시예를 도시하는 개략단면도,
제 4도는 본 발명에 따른 반도체장치의 입/출력 보호회로용 소자로 다이오드의 개략단면도,
제 6도는 종래의 반도체장치의 입/출력 보호회로용 소자로 사용된 전계효과트랜지스터의 개략단면도,
제 7도는 본 발명에 따른 반도체장치의 입/출력보호회로용 소자로 사용된 전계효과트랜지스터의 개략단면도,
제 8도는 본 발명에 따른 반도체장치의 일실시예를 도시하는 개략단면도,
제 9도는 종래 반도체장치의 입/출력보호회로용 소자로 사용된 다이오드의 개략단면도,
제 10도는 본 발명에 따른 반도체장치의 입/출력보호회로용 소자로 사용된 다이오드의 개략단면도,
제 11도는 종래 반도체장치의 입/출력보호회로용 소자로 사용된 전계효과트랜지스터의 개략단면도,
제 12도는 본 발명에 따른 반도체장치의 입/출력보호회로용 소자로 사용된 전계효과트랜지스터의 개략단면도,
제 13도는 본 발명에 따른 반도체장치의 입/출력보호회로용 소자로 사용된 다이오드의 일실시예를 나타내는 개략단면도,
제 14도는 종래 광밸브장치(light valve device)의 개략 사시도,
제 15도는 본 발명에 따른 광밸브장치의 일실시예를 도시하는 개략사시도,
* 도면의 주요 부분에 대한 부호의 설명 *
101 : 실리콘 단결정기판 102 : 매설절연막
103 : 실리콘단결정박막장치 형성층 104 : 입/출력보호회로 형성영역
105 : MOS 집적회로 형성영역

Claims (7)

  1. 절연층상의 실리콘 단결정박막내에 형성된 MOS집적회로는 입/출력 보호회로영역과, 실리콘 단결정장치 형성영역으로 이루어지되, 상기 입/출력 보호회로영역의 실리콘 단결정박막의 두께는 상기 실리콘 단결정장치 형성영역내의 실리콘 단결정박막의 두께보다 두터운 것을 특징으로 하는 반도체장치.
  2. 제 1항에 있어서, 제 1도전타입을 구비한 입/출력 보호용 다이오드는 상기 입/출력 보호회로영역내에 제 2 도전타입을 구비한 실리콘 단결정박막내에 형성되며, 상기 제 1도전타입을 구비한 확산영역은 그 두께가 상기 절연층까지 연장되지 않은 것을 특징으로 하는 반도체장치.
  3. 제 1항에 있어서, 상기 입/출력 보호회로는 상기 실리콘 단결정박막내에 형성된 소스영역 및 드레인영역과, 상기 실리콘 단결정박막상에 형성된 필드산화막과, 상기 필드산화막상에 형성된 게이트전극을 구비한 전계효과트랜지스터로 구성되며, 상기 전계트랜지스터의 필드산화막의 바닥부분은 상기 절연층으로부터 이간되어 있는 것을 특징으로 하는 반도체장치.
  4. 절연층상의 실리콘 단결정박막내에 형성된 MOS집적회로는 입/출력 보호회로영역과, 실리콘 단결정장치 형성영역으로 이루어지되, 상기 절연층은 실리콘 단결정내에 형성된 매설절연층이고, 상기 매설절연층은 상기 실리콘 단결정장치 형성영역내의 MOS 집적회로의 아래에 형성되어 있고, 상기 매설절연층은 상기 입/출력 보호회로영역에 대해서는 형성되지 않은 것을 특징으로 하는 반도체장치.
  5. 절연층상의 실리콘 단결정박막내에 형성된 MOS집적회로는 입/출력 보호회로영역과, 실리콘 단결정장치 형성영역으로 이루어지되, 상기 입/출력 보호회로영역은 상기 실리콘 단결정박막 층상에 형성된 다결정 실리콘층으로 이루어진 다이오드를 구비한 것을 특징으로 하는 반도체장치.
  6. 절연층상에 배치된 실리콘 단결정박막과, 절연층상의 실리콘 단결정박막내에 형성된 MOS 집적회로군이 형성되는 구동기판과, 상기 실리콘 단결정박막상에 배치된 대향전극과 함께 형성된 대향기판을 구비하고, 상기 구동기판과 대향기판은 서로 갭을 두고 결합되어 있고, 상기 갭 사이에 액정층이 배치되어 있는 광밸브장치에 있어서, 상기 집적회로군은 입/출력 보호회로영역과, 실리콘 단결정박막장치영역으로 이루어지고, 상기 실리콘 단결정박막장치영역은 상기 액정층에 선택적으로 전압을 공급하는 매트릭스로 배열된 전계효과박막트랜지스터들과, 상기 전계효과박막트랜지스터들을 구동하는 MOS 박막트랜지스터로 이루어지고, 상기 입/출력 보호회로영역은 상기 MOS 박막트랜지스터들에 전기적으로 접속된 보호장치로 이루어지며, 상기 입/출력 보호회로영역의 실리콘 단결정박막의 두께는 상기 실리콘 단결정장치형성영역내의 실리콘 단결정박막의 두께보다 두터운 것을 특징으로 하는 광밸브장치.
  7. 절연층상에 배치된 실리콘 단결정박막과, 절연층상의 실리콘 단결정박막내에 형성된 MOS 집적회로군이 형성되는 구동기판과, 상기 실리콘 단결정박막상에 배치된 대향전극과 함께 형성된 대향기판을 구비하고, 상기 구동기판과 대향기판은 서로 갭을 두고 결합되어 있고, 상기 갭 사이에 액정층이 배치되어 있는 광밸브장치에 있어서, 상기 집적회로군은 입/출력 보호회로영역과, 실리콘 단결정박막장치영역으로 이루어지고, 상기 실리콘 단결정박막장치영역은 상기 액정층에 선택적으로 전압을 공급하는 매트릭스로 배열된 전계효과박막트랜지스터들과, 상기 전계효과박막트랜지스터들을 구동하는 MOS 박막트랜지스터로 이루어지고, 상기 입/출력 보호회로영역은 상기 MOS 박막트랜지스터들에 전기적으로 접속된 보호장치로 이루어지며, 상기 입/출력 보호회로영역은 상기 실리콘 단결정박막 층상에 형성된 다결정 실리콘층으로 이루어진 다이오드를 구비한 것을 특징으로 하는 광밸브장치.
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