KR940007468B1 - 반도체 장치 - Google Patents
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Abstract
내용 없음.
Description
제1도는 본 발명의 실시예에 따른 주요부분의 단면도.
제2도는 2중 확산 구조의 경우에서 인의 주입량에 따른 핫 캐리어에 의한 열화량 및 정전 내압과의 관계도.
제3도는 본 발명의 다른 실시예에 다른 주요부분에 단면도.
제4도는 LDD 구조의 경우에서 인의 주입량에 따른 핫 캐리어에 의한 열화량 및 정전 내압과의 관계도.
* 도면의 주요부분에 대한 부호의 설명
101 : P-형 Si기판 102 : 절연막
103 : 게이트 산화막 107 : N-형 고-농도 확산층
108 : N-형 저-농도 확산층
본 발명은, 적어도 N-채널 MOS 트랜지스터를 포함하는 내부 회로와 적어도 N-채널 MOS 트랜지스터를 포함하는 주변 회로를 가지며 과도한 정전기 전하같은 외부 써지 입력으로부터 내부 회로를 보호하는 반도체 장치에 관한 것으로서 특히, 주변 회로의 MOS 트랜지스터 구조에 관한 것이다.
정전기 같은 외부 써지 입력에 대해 회로를 보호하는 종래 기술에선, 확산 저항이나 폴리-Si 저항등의 각종 조항과 다이오드, 트랜지스터를 조합한 보호회로를 본딩 패드부와 내부회로사이에 제공하였었다.
그러나, 최근에 트랜지스터는 미세화가 진행되고 있으며 이러한 미세 트랜지스터는 2㎛ 이하의 트랜지스터 채널 길이를 갖는 트랜지스터에서 핫 캐리어 효과를 감소시키기 위해 예를 들면 드레인 확산층이 고-농도 비소 확산층과 저-농도 인 확산층으로 구성된 LDD(Lightly Doped Drain)구조와, 비소 및 인의 학산계수의 차이를 이용하여 저-농도 영역을 제공하는 2중 확산 구조를 이용하고 있다. 트랜지스터의 소형화와 저농도 영역[예를 들어 씨. 듀버리, 알. 에이. 매키, 디. 에이 바글리, 및 알. 엔. 룬트리에 의한 Proc. IRPS, 199 내지 205페이지, 1986]을 갖는 드레인 구조의 채택은 채널 길이를 감소시키려는 경향이 따라 써지 입력에 대응하여 트랜지스터 자체의 파괴강도를 감소시키기 때문에 종래기술은 써지 입력에 충분히 대처할 수 없었다. 특히, 트랜지스터의 드레인을 본딩 패드에 직접 접속시키는 출력 단자는 트랜지스터의 써지 내압의 감소에 영향을 크게 받는다. 왜냐하면 트랜지스터 자체의 써지 내압은 출력 단자의 써지 내압이기 때문이다.
그러므로, 본 발명의 목적은 종래 기술에서 발생된 상기 문제점을 제거하며 미세한 트랜지스터가 사용된다 할지라도 충분한 보호 효과를 반도체 장치에 제공하는 것이다.
상기 목적을 위하여, 본 발명에 따른 반도체 장치에서, 저-농도 확산층으로서 주변 회로의 N-채널 MOS 트랜지스터의 드레인 확산층 인 농도는, 저-농도 확산층으로서 내부회로의 N-채널 트랜지스터 드레인 확산층의 인 농도보다 진하다.
본 발명의 다른 특징 및 목적은 첨부 도면을 참조하여 상세히 기술하기로 한다.
제1도는 본 발명에 따른 반도체 장치의 한 실시예에 있어서 주요 단면도이다.
상기 실시예에서는 이중 확산 구조를 갖는 N-채널 트랜지스터가 사용된다.
도면부호 101은 10Ω.㎝. 저항을 갖는 P형 Si기판을 나타낸다. 도면부호 102는 예를 들어 LOSOS 처리로 형성된 소자들을 분리하기 위한 절연막을 나타낸다. 게이트 산화막(103)은 열 산화법에 의해 약 300Å의 두께로 형성된다. 도면부호 104는 게이트 전극을 구성하는 폴리-Si 같은 물질이다. 트랜지스터(105)는 내부 회로를 구성하며, 트랜지스터(106)는 주변회로를 구성한다. 도면부호 107은 비소를 5E15㎝-2이온 주입하여 드레인 확산층을 구성하는 N-형 고-농도 확산층을 표시한다. 도면부호 109는 인을 3E14㎝-2이온 주입하여 주변회로에서 트랜지스터(106)의 드레인 확산층을 구성하는 N-형 저-농도 확산층을 표시한다. 인 확산층(109)은 인 확산층(108)과 분리하여 형성될 수도 있고, 인 확산층(108)이 모든 N-채널 트랜지스터의 전면상에 제공된 후, 주변 회로의 N-채널 트랜지스터(106)에 추가로 인을 이온 주입하여 형성할 수도 있다.
제2도는 2중 확산 구조에서 인 주입량을 변화시킨 경우에 대한 핫 캐리어에 기인한 열화 및 정전 내압을 도시하고 있다. 채널 길이가 감소되면 핫 캐리어에 기인한 열화는 증가한다. 핫 캐리어에 기인한 열화는 제2도에 도시된 바와 같이 인 주입량에 의존하며 1E14㎝-2인 주입량을 기점으로 열화가 급격하게 변화하게되며 인의 주입량이 증가하면 열화도 증가된다. 반대로, 정전 내압은 1E14㎝-2정도에서 가장 낮다. 따라서 내부화로에서는 핫 캐리어에 의한 열화를 고려하여 1E14㎝-2의 인이온을 내부회로의 N채널 트랜지스터(105)에 주입하고 주변회로에는 예를 들어 3E14㎝-2의 인이온을 주입하므로써 핫 캐리어에 의한 열화에도 강하고 정전내압이 큰 반도체 장치를 얻을 수 있다. 주변 회로의 N-채널 트랜지스터(106)의 열화는 예를 들면 주변회로의 채널 길이를 내부 회로의 N-채널 트랜지스터보다 길게 하므로써 무시해도 좋을 전도로 감소될 수 있다.
상기 실시예는 이중 확산 구조를 갖는 N-채널 트랜지스터에 적용되었지만 LDD 구조를 갖는 N-채널 트랜지스터에 사용하여도 동일한 효과를 얻을 수 있다.
제3도는 LDD 구조를 갖는 N-채널 트랜지스터를 적용하는 또다른 실시예의 단면도이다. 도면부호 304는 내부 회로에서 N-채널 트랜지스터를 나타내며, 도면부호 305는 주변 회로에서 N-채널 트랜지스터를 나타낸다. LDD구조를 구성하는 측별(301)은 예를 들면 전체 표면에서 SiO₂를 형성한 후 에칭에 의해 제공된다.
도면부호 302 및 303은 각각 내부회로에서의 저-농도 확산층과 주변 회로에서의 저-농도 확산층을 나타낸다. 측벽(301)이 이온 주입에 의해 형성되기 전에 상기 확산층(302,303)이 형성된다.
고-농도 확산층(306)은 5E15㎝-2비소 이온 주입에 의하여 제공된다. LDD구조 경우에서, 저-농도 확산층(302,303)을 형성하기 위하여 필요한 이온 주입량은 이중 확산 구조의 경우보다 작다. 예를 들어, 내부 회로의 N-채널 트랜지스터(304)의 저-농도 확산층(302)을 형성하기 위해 인이온을 1.8E13㎜-2의 농도로 주입하고, 주변회로의 N-채널 트랜지스터(305)의 저농도 확산층(303)을 형성하기 위해 인이온을 3E13㎝-2의 농도로 주입하였다면, 핫 캐리어에 기인한 열화가 거의 없고, 충분한 정전내압을 갖는 반도체 장치를 제조할 수 있다.
제4도는 인주입량을 변화시킨 경우에 대한 핫 캐리어에 기인한 열화 및 정전 내압사이의 관계를 도시한다.
이중 확산 구조를 갖는 제1실시예와 마찬가지로, 내부 회로의 트랜지스터 채널 길이보다 추변회로의 트랜지스터 채널 길이를 길게하므로써 핫 캐리어에 기인한 열화가 감소되는 반도체 장치를 제조할 수 있다. 채널 길이와 정전 내압사이의 상호 관계는 그다지 밀접하지 않으며, 채널 길이가 길어질수록, 정전내압은 더 커진다. 이러한 현상은 이중 확산 구조에서도 동일하다.
상기 실시예는 N-채널 트랜지스터 만을 대상으로 기술되었지만 본 발명은 N-채널 트랜지스터 및 P-채널 트랜지스터로 구성되는 반도체 장치나, 바이폴라 트랜지스터 및 N-채널 트랜지스터로 구성된 반도체 장치에도 적용될 수 있다.
상술한 바와 같이, 본 발명에 따른 반도체 장치는 주변 회로의 N-채널 트랜지스터에서의 인 농도를 내부 회로의 N-채널 트랜지스터에서의 인 온도보다 짙게 함으로써 핫 캐리어에도 강하고 정전기 같은 외부써지 입력에 대해 개선된 보호 효과를 제공할 수 있다.
본 발명은 양호한 실시예를 기준으로 서술되었지만 본 기술분야의 숙련자에 의해 수정 및 변경이 가능하며, 첨부된 청구범위는 본 발명의 정신 및 범위에 속하는 모든 수정 및 변경을 포함한다.
Claims (6)
- 적어도 N-채널 MOS 트랜지스터(105)를 포함하는 내부 회로와 적어도 N-채널 MOS 트랜지스터(106)를 포함하는 주변 회로를 갖는 반도체 장치에 있어서, 상기 N-채널 MOS 트랜지스터(105,106)의 드레인 확산층은 비소 및 인으로 구성되며, 상기 주변 회로의 N-채널 트랜지스터(106)의 인 농도는 상기 내부 회로의 N-채널 트랜지스터(105)의 인 농도보다 더 진한 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서, 상기 내부 회로 및 주변 회로에서 N-채널 트랜지스터의 드레인 확산층은 비소로 구성된 N형 고농도 확산층(107)과 인으로 구성된 인 확산층(108,109)으로 이루어진 이중 확산 구조를 갖는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서, 상기 내부 회로 및 주변 회로에서 상기 N-채널 트랜지스터의 드레인 확산층은 비소로 구성된 고농도 확산층(306)과 인으로 구성된 저농도 확산층(302,303)으로 이루어진 LDD 구조를 갖는 것을 특징으로 하는 반도체 장치.
- 제 1 항 또는 2항에 있어서, 상기 내부 회로의 N-채널 트랜지스터(105)는 1E14㎝-2이하의 인 이온과 5E15㎝-2의 비소 이온을 도핑하므로써 상기 이중 확산 구조를 가지며, 상기 주변회로의 N-채널 트랜지스터(106)는 1E14㎝-2이상의 인 이온과 5E15㎝-2의 비소 이온을 도핑하므로써 이중 확산 구조를 갖는 것을 특징으로 하는 반도체 장치.
- 제 1 항 또는 3항에 있어서, 상기 내부 회로의 N-채널 트랜지스터(304)는 2E13㎝-2이하의 인 이온과 5E15㎝-2의 비소 이온을 도핑하므로써 LDD구조를 가지며, 상기 주변 회로의 N-채널 트랜지스터(305)는 2E13㎝-2이상인 이 이온과 5E15㎝-2의 비소 이온을 도핑하므로써 LDD구조를 갖는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서, 상기 주변 회로의 N-채널 트랜지스터(106,305)의 채널 길이는 상기 내부 회로의 N-채널 트랜지스터(105,304)의 채널 길이보다 긴 것을 특징으로 하는 반도체 장치.
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Legal Events
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| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
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Payment date: 20060810 Year of fee payment: 13 |
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| LAPS | Lapse due to unpaid annual fee |