JPH06303531A - 固体撮像素子の画素欠陥補正装置 - Google Patents
固体撮像素子の画素欠陥補正装置Info
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- JPH06303531A JPH06303531A JP5106040A JP10604093A JPH06303531A JP H06303531 A JPH06303531 A JP H06303531A JP 5106040 A JP5106040 A JP 5106040A JP 10604093 A JP10604093 A JP 10604093A JP H06303531 A JPH06303531 A JP H06303531A
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Abstract
(57)【要約】
【目的】 固体撮像素子の交換や外部温度の変化に対応
でき、且つＦＰＮ抑圧を行う固体撮像素子の画素欠陥補
正装置を提供する。 【構成】 固体撮像素子20と、Ａ／Ｄ変換された10bit
の信号中上位２bit を入力し９bit 目の信号とするＯＲ
回路29と、下位８bit をＦＰＮ信号とし、ＯＲ回路29か
らの最上位bit を補正信号として記憶するメモリ23と、
メモリ23からのＦＰＮ信号を減算処理する減算回路24
と、メモリ23からの最上位bit を入力しＤ／Ａ変換パル
スを発生するゲート回路27と、Ｄ／Ａ変換パルスに応じ
Ｄ／Ａ変換の際、欠陥画素信号部分を一画素前の信号で
補間するＤ／Ａ変換器25とで画素欠陥補正装置を構成す
る。
でき、且つＦＰＮ抑圧を行う固体撮像素子の画素欠陥補
正装置を提供する。 【構成】 固体撮像素子20と、Ａ／Ｄ変換された10bit
の信号中上位２bit を入力し９bit 目の信号とするＯＲ
回路29と、下位８bit をＦＰＮ信号とし、ＯＲ回路29か
らの最上位bit を補正信号として記憶するメモリ23と、
メモリ23からのＦＰＮ信号を減算処理する減算回路24
と、メモリ23からの最上位bit を入力しＤ／Ａ変換パル
スを発生するゲート回路27と、Ｄ／Ａ変換パルスに応じ
Ｄ／Ａ変換の際、欠陥画素信号部分を一画素前の信号で
補間するＤ／Ａ変換器25とで画素欠陥補正装置を構成す
る。
Description
【０００１】
【産業上の利用分野】この発明は、固体撮像素子の画素
欠陥補正装置に関し、特に固体撮像素子の交換や外部温
度の変化に対応可能な画素欠陥補正装置に関する。
欠陥補正装置に関し、特に固体撮像素子の交換や外部温
度の変化に対応可能な画素欠陥補正装置に関する。
【０００２】
【従来の技術】一般に、固体撮像素子は、その製造過程
において画素欠陥が発生し、それが原因となり、カメラ
等に応用した場合にモニタ上ではキズとなって現れる。
したがって、画素欠陥の補正を行って固体撮像素子の歩
留りの向上を図っている。
において画素欠陥が発生し、それが原因となり、カメラ
等に応用した場合にモニタ上ではキズとなって現れる。
したがって、画素欠陥の補正を行って固体撮像素子の歩
留りの向上を図っている。
【０００３】かかる画素欠陥の補正装置の従来例を図５
に基づいて説明する。図５において、101 は画素欠陥の
ある固体撮像素子、102 は駆動パルス発生回路、103 は
欠陥画素アドレス記憶ＲＯＭ、104 はサンプルホールド
回路、105 はサンプリングパルス発生回路、106 は信号
処理回路である。
に基づいて説明する。図５において、101 は画素欠陥の
ある固体撮像素子、102 は駆動パルス発生回路、103 は
欠陥画素アドレス記憶ＲＯＭ、104 はサンプルホールド
回路、105 はサンプリングパルス発生回路、106 は信号
処理回路である。
【０００４】このように構成された画素欠陥補正装置に
おいては、固体撮像素子101 からの欠陥画素信号を含む
出力信号が、サンプルホールド回路104 に入力された際
に、固体撮像素子101 の駆動パルスと同一タイミングの
パルスで駆動する欠陥画素アドレスを記憶しているＲＯ
Ｍ103 によりコントロールされているサンプリングパル
ス発生回路105 から、欠陥画素部分だけサンプリングパ
ルスを発生させないようにして、欠陥画素信号は時間的
に一画素前の信号に置き換えて、サンプルホールド回路
104 より出力されるようになっている。このようにし
て、画素欠陥を補正し、補正後の信号は後段の信号処理
回路106 に送られ、所定の信号処理を受けるようになっ
ている。
おいては、固体撮像素子101 からの欠陥画素信号を含む
出力信号が、サンプルホールド回路104 に入力された際
に、固体撮像素子101 の駆動パルスと同一タイミングの
パルスで駆動する欠陥画素アドレスを記憶しているＲＯ
Ｍ103 によりコントロールされているサンプリングパル
ス発生回路105 から、欠陥画素部分だけサンプリングパ
ルスを発生させないようにして、欠陥画素信号は時間的
に一画素前の信号に置き換えて、サンプルホールド回路
104 より出力されるようになっている。このようにし
て、画素欠陥を補正し、補正後の信号は後段の信号処理
回路106 に送られ、所定の信号処理を受けるようになっ
ている。
【０００５】
【発明が解決しようとする課題】しかしながら、図５に
示した従来の画素欠陥補正装置においては、使用する固
体撮像素子の欠陥画素アドレスを、予めＲＯＭに記憶さ
せておかなければならないため、使用する固体撮像素子
を交換する際には、交換する度にＲＯＭの記憶内容を変
更しなければならない。また固体撮像素子は、外部環
境、特に温度によって信号レベルが変動するので、ある
温度においては正常な画素として扱われていたものが、
外部温度が変動したときに欠陥画素レベルの信号を出力
することがある。この場合には、ＲＯＭの記憶内容だけ
では画素欠陥を補正しきれなくなるという欠点がある。
示した従来の画素欠陥補正装置においては、使用する固
体撮像素子の欠陥画素アドレスを、予めＲＯＭに記憶さ
せておかなければならないため、使用する固体撮像素子
を交換する際には、交換する度にＲＯＭの記憶内容を変
更しなければならない。また固体撮像素子は、外部環
境、特に温度によって信号レベルが変動するので、ある
温度においては正常な画素として扱われていたものが、
外部温度が変動したときに欠陥画素レベルの信号を出力
することがある。この場合には、ＲＯＭの記憶内容だけ
では画素欠陥を補正しきれなくなるという欠点がある。
【０００６】本発明は、従来の画素欠陥補正装置におけ
る上記問題点を解消するためになされたもので、固体撮
像素子の交換や外部温度の変化に対応でき、且つ固定パ
ターンノイズの抑圧を行うことの可能な固体撮像素子の
画素欠陥補正装置を提供することを目的とする。
る上記問題点を解消するためになされたもので、固体撮
像素子の交換や外部温度の変化に対応でき、且つ固定パ
ターンノイズの抑圧を行うことの可能な固体撮像素子の
画素欠陥補正装置を提供することを目的とする。
【０００７】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、欠陥のある画素を含む固体撮像
素子から出力される欠陥画素信号を他の正常画素信号で
補間する固体撮像素子の画素欠陥補正装置において、前
記固体撮像素子の暗時信号をメモリに記憶し撮像信号か
ら該暗時信号を減算する固定パターンノイズ抑圧回路を
有し、該固定パターンノイズ抑圧回路のメモリに記憶さ
れる暗時信号の信号レベルが所定の閾値を越える欠陥画
素の画素信号を、他の画素信号で補間する手段を設けて
構成するものである。
決するため、本発明は、欠陥のある画素を含む固体撮像
素子から出力される欠陥画素信号を他の正常画素信号で
補間する固体撮像素子の画素欠陥補正装置において、前
記固体撮像素子の暗時信号をメモリに記憶し撮像信号か
ら該暗時信号を減算する固定パターンノイズ抑圧回路を
有し、該固定パターンノイズ抑圧回路のメモリに記憶さ
れる暗時信号の信号レベルが所定の閾値を越える欠陥画
素の画素信号を、他の画素信号で補間する手段を設けて
構成するものである。
【０００８】このように構成された固体撮像素子の画素
欠陥補正装置においては、固定パターンノイズ（Fixed
Pattern Noise ：以下ＦＰＮと略称する）抑圧回路のメ
モリに記憶された暗時信号の信号レベルが所定の閾値を
越えたとき、その画素が欠陥画素とみなされ、その欠陥
画素信号が他の画素信号で補間される。これにより、固
体撮像素子の交換や外部温度の変化にも対応可能な画素
欠陥補正装置を実現することができる。
欠陥補正装置においては、固定パターンノイズ（Fixed
Pattern Noise ：以下ＦＰＮと略称する）抑圧回路のメ
モリに記憶された暗時信号の信号レベルが所定の閾値を
越えたとき、その画素が欠陥画素とみなされ、その欠陥
画素信号が他の画素信号で補間される。これにより、固
体撮像素子の交換や外部温度の変化にも対応可能な画素
欠陥補正装置を実現することができる。
【０００９】
【実施例】次に実施例について説明する。図１の（Ａ）
は、本発明に係る固体撮像素子の画素欠陥補正装置の実
施例を示すブロック構成図である。本発明は、固体撮像
素子のＦＰＮ抑圧回路を利用して構成するものである
が、ＦＰＮとは画素間の開口率の差等により発生し、時
間的に変動しないノイズである。図１の（Ａ）におい
て、20は固体撮像素子、21は固体撮像素子20への入射光
を遮蔽するための遮光用シャッタ、22は固体撮像素子20
からのアナログ信号をデジタル信号化するＡ／Ｄ変換
器、23は暗時信号すなわちＦＰＮのデジタル信号を記憶
するためのメモリ、24はＡ／Ｄ変換された撮像信号から
ＦＰＮの減算を行うための減算回路、25はＤ／Ａ変換
器、26は固体撮像素子20，Ａ／Ｄ変換器22，メモリ23，
Ｄ／Ａ変換器25の駆動用パルスを発生させるタイミング
パルス発生回路、27はタイミングパルス発生回路26から
のＤ／Ａ変換器駆動用パルスをゲートするゲート回路、
28はＦＰＮ取り込みスイッチ、29はデジタル信号のＯＲ
回路である。
は、本発明に係る固体撮像素子の画素欠陥補正装置の実
施例を示すブロック構成図である。本発明は、固体撮像
素子のＦＰＮ抑圧回路を利用して構成するものである
が、ＦＰＮとは画素間の開口率の差等により発生し、時
間的に変動しないノイズである。図１の（Ａ）におい
て、20は固体撮像素子、21は固体撮像素子20への入射光
を遮蔽するための遮光用シャッタ、22は固体撮像素子20
からのアナログ信号をデジタル信号化するＡ／Ｄ変換
器、23は暗時信号すなわちＦＰＮのデジタル信号を記憶
するためのメモリ、24はＡ／Ｄ変換された撮像信号から
ＦＰＮの減算を行うための減算回路、25はＤ／Ａ変換
器、26は固体撮像素子20，Ａ／Ｄ変換器22，メモリ23，
Ｄ／Ａ変換器25の駆動用パルスを発生させるタイミング
パルス発生回路、27はタイミングパルス発生回路26から
のＤ／Ａ変換器駆動用パルスをゲートするゲート回路、
28はＦＰＮ取り込みスイッチ、29はデジタル信号のＯＲ
回路である。
【００１０】本実施例においては、Ａ／Ｄ変換器22及び
Ｄ／Ａ変換器25の分解能を10bit とし、前記ＦＰＮ信号
のＡ／Ｄ変換器22の入力範囲に対する割合、すなわちbi
t 割り付けを８bit とする。また、31は固体撮像素子20
からのアナログ信号（以下アナログ本線信号と称す
る）、32は固体撮像素子20からのアナログ信号をＡ／Ｄ
変換器22でデジタル信号化した信号（以下デジタル本線
信号と称する）、33はＦＰＮ信号、34はメモリ23から読
み出されたＦＰＮ信号の下位８bit の信号、35はメモリ
23から読み出されたＦＰＮ信号の最上位bit の信号、36
はシャッタ駆動用パルス、37はＡ／Ｄ変換器駆動用パル
ス、38はＤ／Ａ変換器駆動用パルス、39はＤ／Ａ変換パ
ルス、40はＤ／Ａ変換器25の出力である。なお図１の
（Ａ）において、信号線上に添付されている数字１，
２，８，９，10はデジタル信号の本数（bit 数）を示し
ている。
Ｄ／Ａ変換器25の分解能を10bit とし、前記ＦＰＮ信号
のＡ／Ｄ変換器22の入力範囲に対する割合、すなわちbi
t 割り付けを８bit とする。また、31は固体撮像素子20
からのアナログ信号（以下アナログ本線信号と称す
る）、32は固体撮像素子20からのアナログ信号をＡ／Ｄ
変換器22でデジタル信号化した信号（以下デジタル本線
信号と称する）、33はＦＰＮ信号、34はメモリ23から読
み出されたＦＰＮ信号の下位８bit の信号、35はメモリ
23から読み出されたＦＰＮ信号の最上位bit の信号、36
はシャッタ駆動用パルス、37はＡ／Ｄ変換器駆動用パル
ス、38はＤ／Ａ変換器駆動用パルス、39はＤ／Ａ変換パ
ルス、40はＤ／Ａ変換器25の出力である。なお図１の
（Ａ）において、信号線上に添付されている数字１，
２，８，９，10はデジタル信号の本数（bit 数）を示し
ている。
【００１１】次に、このように構成された固体撮像素子
の画素欠陥補正装置の動作について説明する。固体撮像
素子20から読み出されたアナログ信号が、Ａ／Ｄ変換器
22により10bit のデジタル信号に変換され、タイミング
パルス発生回路26から固体撮像素子20の前に置かれたシ
ャッタ21の駆動パルス36が印加されたとき（遮光）だ
け、前記10bit のデジタル信号中の下位８bit の信号が
ＦＰＮ取り込みスイッチ28を介してメモリ23に、また上
位２bit の信号がＯＲ回路29により９bit 目の信号とし
て、ＦＰＮ取り込みスイッチ28を介してメモリ23に記憶
される。ＯＲ回路29は、図１の（Ｂ）に示すように構成
されており、８bit を越える信号が入力された場合は、
常に“High”レベルの信号を出力するようになってい
る。このメモリ23に記憶される９bit 信号中の下位８bi
t 信号がＦＰＮ、最上位bit 信号が画素欠陥補正に用い
る信号となる。
の画素欠陥補正装置の動作について説明する。固体撮像
素子20から読み出されたアナログ信号が、Ａ／Ｄ変換器
22により10bit のデジタル信号に変換され、タイミング
パルス発生回路26から固体撮像素子20の前に置かれたシ
ャッタ21の駆動パルス36が印加されたとき（遮光）だ
け、前記10bit のデジタル信号中の下位８bit の信号が
ＦＰＮ取り込みスイッチ28を介してメモリ23に、また上
位２bit の信号がＯＲ回路29により９bit 目の信号とし
て、ＦＰＮ取り込みスイッチ28を介してメモリ23に記憶
される。ＯＲ回路29は、図１の（Ｂ）に示すように構成
されており、８bit を越える信号が入力された場合は、
常に“High”レベルの信号を出力するようになってい
る。このメモリ23に記憶される９bit 信号中の下位８bi
t 信号がＦＰＮ、最上位bit 信号が画素欠陥補正に用い
る信号となる。
【００１２】ＦＰＮ取り込みスイッチ28がＯＦＦすると
共に、シャッタ21の駆動パルス36がＯＦＦした後、メモ
リ23に記憶された信号は、減算回路24において、デジタ
ル本線信号32と同期するように読み出され、下位８bit
のＦＰＮ信号34は減算回路24によりデジタル本線信号32
から減算され、Ｄ／Ａ変換器25へ入力される。同様にメ
モリ23より読み出される最上位bit 信号35は、タイミン
グパルス発生回路26からのＤ／Ａ変換器駆動用パルス38
と共にゲート回路27へ入力され、最上位bit 信号35が
“High”レベルの時だけ、パルスを発生させないように
Ｄ／Ａ変換パルス39をコントロールしている。これによ
り、８bit を越えるような暗時信号を出力する画素を欠
陥画素と認識して、Ｄ／Ａ変換器25においてＤ／Ａ変換
の際に、この欠陥画素信号部分を時間的に一画素前の信
号に置き換えて出力し、ＦＰＮを抑圧すると同時に、画
素欠陥の補正を行うようになっている。
共に、シャッタ21の駆動パルス36がＯＦＦした後、メモ
リ23に記憶された信号は、減算回路24において、デジタ
ル本線信号32と同期するように読み出され、下位８bit
のＦＰＮ信号34は減算回路24によりデジタル本線信号32
から減算され、Ｄ／Ａ変換器25へ入力される。同様にメ
モリ23より読み出される最上位bit 信号35は、タイミン
グパルス発生回路26からのＤ／Ａ変換器駆動用パルス38
と共にゲート回路27へ入力され、最上位bit 信号35が
“High”レベルの時だけ、パルスを発生させないように
Ｄ／Ａ変換パルス39をコントロールしている。これによ
り、８bit を越えるような暗時信号を出力する画素を欠
陥画素と認識して、Ｄ／Ａ変換器25においてＤ／Ａ変換
の際に、この欠陥画素信号部分を時間的に一画素前の信
号に置き換えて出力し、ＦＰＮを抑圧すると同時に、画
素欠陥の補正を行うようになっている。
【００１３】以上の動作における装置主要点での信号波
形を、図２に示す。なお図２における信号波形の番号
は、図１の（Ａ）に示した信号線の番号に対応してい
る。図２において、36はシャッタ21を駆動するパルス
で、“High”レベルはシャッタ21がＯＮ（遮光状態）及
びＦＰＮ取り込みスイッチ28がＯＮの状態であり、“Lo
w ”レベルはシャッタ21がＯＦＦ（開放状態）及びＦＰ
Ｎ取り込みスイッチ28がＯＦＦの状態である。31は固体
撮像素子20からの出力信号（アナログ本線信号）で、シ
ャッタ21がＯＦＦ（開放）の時には一様な光の入射を仮
定して示しており、この信号波形31において（ａ）及び
（ｂ）は欠陥画素信号を示している。37はＡ／Ｄ変換器
22のＡ／Ｄ変換パルスで、この立ち上がりで信号を取り
込むタイミングとなっている。32はアナログ信号31がデ
ジタル化された10bit のデジタル本線信号であり、同様
に（ａ）及び（ｂ）は欠陥画素信号を示している。
形を、図２に示す。なお図２における信号波形の番号
は、図１の（Ａ）に示した信号線の番号に対応してい
る。図２において、36はシャッタ21を駆動するパルス
で、“High”レベルはシャッタ21がＯＮ（遮光状態）及
びＦＰＮ取り込みスイッチ28がＯＮの状態であり、“Lo
w ”レベルはシャッタ21がＯＦＦ（開放状態）及びＦＰ
Ｎ取り込みスイッチ28がＯＦＦの状態である。31は固体
撮像素子20からの出力信号（アナログ本線信号）で、シ
ャッタ21がＯＦＦ（開放）の時には一様な光の入射を仮
定して示しており、この信号波形31において（ａ）及び
（ｂ）は欠陥画素信号を示している。37はＡ／Ｄ変換器
22のＡ／Ｄ変換パルスで、この立ち上がりで信号を取り
込むタイミングとなっている。32はアナログ信号31がデ
ジタル化された10bit のデジタル本線信号であり、同様
に（ａ）及び（ｂ）は欠陥画素信号を示している。
【００１４】33は８bit のＦＰＮ信号を含む９bit のデ
ジタル信号で、メモリ23の入力であり、34はメモリ23か
ら読み出される９bit のデジタル信号の下位８bit 分の
信号で、減算回路24においてデジタル本線信号32から減
算されるＦＰＮ信号である。また、35はメモリ23から読
み出される９bit のデジタル信号の最上位bit 信号で、
この信号35とタイミングパルス発生回路26からのＤ／Ａ
変換器駆動用パルス38をゲート回路27を通すことによ
り、Ｄ／Ａ変換パルス39を形成するようになっている。
このパルス信号39を用いて、デジタル本線信号32からＦ
ＰＮ信号34を減算した信号の欠陥画素信号部を、Ｄ／Ａ
変換のときに、時間的に一画素前の信号に置き換えて出
力し、Ｄ／Ａ変換器25の出力信号40を得るようになって
いる。なお、Ｄ／Ａ変換パルス39も前記Ａ／Ｄ変換と同
様に、パルスの立ち上がりで信号を取り込むようになっ
ている。
ジタル信号で、メモリ23の入力であり、34はメモリ23か
ら読み出される９bit のデジタル信号の下位８bit 分の
信号で、減算回路24においてデジタル本線信号32から減
算されるＦＰＮ信号である。また、35はメモリ23から読
み出される９bit のデジタル信号の最上位bit 信号で、
この信号35とタイミングパルス発生回路26からのＤ／Ａ
変換器駆動用パルス38をゲート回路27を通すことによ
り、Ｄ／Ａ変換パルス39を形成するようになっている。
このパルス信号39を用いて、デジタル本線信号32からＦ
ＰＮ信号34を減算した信号の欠陥画素信号部を、Ｄ／Ａ
変換のときに、時間的に一画素前の信号に置き換えて出
力し、Ｄ／Ａ変換器25の出力信号40を得るようになって
いる。なお、Ｄ／Ａ変換パルス39も前記Ａ／Ｄ変換と同
様に、パルスの立ち上がりで信号を取り込むようになっ
ている。
【００１５】図３の（Ａ）は、第２実施例を示すブロッ
ク構成図である。この実施例は、第１実施例におけるメ
モリへの入力bit 数を削減できるようにしたものであ
り、図３の（Ａ）に示すように、メモリ23とゲート回路
27の間にデコーダ回路41を介在させ、第１実施例のＯＲ
回路29の代わりにクリップ回路42を用いた点を除いて
は、回路構成及び動作ともに第１実施例と同様である。
なお、クリップ回路42は、図３の（Ｂ）に示すように構
成されており、８bit を越えるような信号が入力された
場合には、メモリ23への入力信号が全て“High”レベル
の信号となるように、コントロールするようになってい
る。
ク構成図である。この実施例は、第１実施例におけるメ
モリへの入力bit 数を削減できるようにしたものであ
り、図３の（Ａ）に示すように、メモリ23とゲート回路
27の間にデコーダ回路41を介在させ、第１実施例のＯＲ
回路29の代わりにクリップ回路42を用いた点を除いて
は、回路構成及び動作ともに第１実施例と同様である。
なお、クリップ回路42は、図３の（Ｂ）に示すように構
成されており、８bit を越えるような信号が入力された
場合には、メモリ23への入力信号が全て“High”レベル
の信号となるように、コントロールするようになってい
る。
【００１６】次に、第２実施例の動作について説明す
る。本実施例は、デコーダ回路41を用いた点を特徴とし
ているので、デコーダ回路周辺の動作について説明す
る。まず８bit の暗時信号がＦＰＮとしてメモリ23に記
憶される。メモリ23から読み出される８bit 信号は、減
算回路24とデコーダ回路41へ送られるようになってい
る。デコーダ回路41は、メモリ23から読み出される８bi
t のデジタル信号が、全て“High”レベルのときだけ、
“High”レベルの信号を出力するようになっている。す
なわち、８bit 全てが“High”レベルで、メモリ23に入
力されるような暗時の画素信号は、欠陥画素信号とみな
して、一画素前の信号で補間するものである。このよう
に、デコーダ回路41を追加することにより、メモリ23へ
の入力bit 数を削減することができる。
る。本実施例は、デコーダ回路41を用いた点を特徴とし
ているので、デコーダ回路周辺の動作について説明す
る。まず８bit の暗時信号がＦＰＮとしてメモリ23に記
憶される。メモリ23から読み出される８bit 信号は、減
算回路24とデコーダ回路41へ送られるようになってい
る。デコーダ回路41は、メモリ23から読み出される８bi
t のデジタル信号が、全て“High”レベルのときだけ、
“High”レベルの信号を出力するようになっている。す
なわち、８bit 全てが“High”レベルで、メモリ23に入
力されるような暗時の画素信号は、欠陥画素信号とみな
して、一画素前の信号で補間するものである。このよう
に、デコーダ回路41を追加することにより、メモリ23へ
の入力bit 数を削減することができる。
【００１７】図４は、第３実施例を示すブロック構成図
である。この実施例は、図３の（Ａ）に示した第２実施
例において、デジタル減算方式を用いて行っていたＦＰ
Ｎ抑圧を、アナログ減算方式に変更したものである。図
４において、Ａ／Ｄ変換器22及びＤ／Ａ変換器25は８bi
t であり、Ａ／Ｄ変換器22の入力範囲を越えるような画
素信号に対して補正を行うようになっている。欠陥画素
の補正は、サンプルホールド回路43へのサンプリングパ
ルスを、ゲート回路27によりコントロールすることによ
って行うようにしている。
である。この実施例は、図３の（Ａ）に示した第２実施
例において、デジタル減算方式を用いて行っていたＦＰ
Ｎ抑圧を、アナログ減算方式に変更したものである。図
４において、Ａ／Ｄ変換器22及びＤ／Ａ変換器25は８bi
t であり、Ａ／Ｄ変換器22の入力範囲を越えるような画
素信号に対して補正を行うようになっている。欠陥画素
の補正は、サンプルホールド回路43へのサンプリングパ
ルスを、ゲート回路27によりコントロールすることによ
って行うようにしている。
【００１８】上記各実施例においては、固体撮像素子の
出力に含まれるＦＰＮの抑圧と同時に、欠陥画素を検出
して画素欠陥部の補正を行うことがてきる。
出力に含まれるＦＰＮの抑圧と同時に、欠陥画素を検出
して画素欠陥部の補正を行うことがてきる。
【００１９】
【発明の効果】以上、実施例に基づいて説明したよう
に、本発明によれば、ＦＰＮ抑圧回路のメモリに記憶さ
れる暗時信号の信号レベルが所定の閾値を越える欠陥画
素信号を補正するようにしているので、固体撮像素子の
出力に含まれるＦＰＮの抑圧と同時に、欠陥画素を検出
して画素欠陥部の補正を行うことができ、固体撮像素子
の交換や外部温度の変化にも対応可能な画素欠陥補正装
置を実現することができる。
に、本発明によれば、ＦＰＮ抑圧回路のメモリに記憶さ
れる暗時信号の信号レベルが所定の閾値を越える欠陥画
素信号を補正するようにしているので、固体撮像素子の
出力に含まれるＦＰＮの抑圧と同時に、欠陥画素を検出
して画素欠陥部の補正を行うことができ、固体撮像素子
の交換や外部温度の変化にも対応可能な画素欠陥補正装
置を実現することができる。
【図１】本発明に係る固体撮像素子の画素欠陥補正装置
の第１実施例を示すブロック構成図である。
の第１実施例を示すブロック構成図である。
【図２】図１に示した実施例の動作を説明するための回
路主要点の信号波形を示す図である。
路主要点の信号波形を示す図である。
【図３】本発明の第２実施例を示すブロック構成図及び
第２実施例におけるクリップ回路の構成を示す図であ
る。
第２実施例におけるクリップ回路の構成を示す図であ
る。
【図４】本発明の第３実施例を示すブロック構成図であ
る。
る。
【図５】従来の画素欠陥補正装置の構成例を示すブロッ
ク構成図である。
ク構成図である。
20 固体撮像素子 21 遮光用シャッタ 22 Ａ／Ｄ変換器 23 メモリ 24 減算回路 25 Ｄ／Ａ変換器 26 タイミングパルス発生回路 27 ゲート回路 28 ＦＰＮ取り込みスイッチ 29 ＯＲ回路 41 デコーダ回路 42 クリップ回路 43 サンプルホールド回路
Claims (1)
- 【請求項１】 欠陥のある画素を含む固体撮像素子から
出力される欠陥画素信号を他の正常画素信号で補間する
固体撮像素子の画素欠陥補正装置において、前記固体撮
像素子の暗時信号をメモリに記憶し撮像信号から該暗時
信号を減算する固定パターンノイズ抑圧回路を有し、該
固定パターンノイズ抑圧回路のメモリに記憶される暗時
信号の信号レベルが所定の閾値を越える欠陥画素の画素
信号を、他の画素信号で補間する手段を備えていること
を特徴とする固体撮像素子の画素欠陥補正装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5106040A JPH06303531A (ja) | 1993-04-09 | 1993-04-09 | 固体撮像素子の画素欠陥補正装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5106040A JPH06303531A (ja) | 1993-04-09 | 1993-04-09 | 固体撮像素子の画素欠陥補正装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06303531A true JPH06303531A (ja) | 1994-10-28 |
Family
ID=14423531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5106040A Withdrawn JPH06303531A (ja) | 1993-04-09 | 1993-04-09 | 固体撮像素子の画素欠陥補正装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06303531A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002185856A (ja) * | 2000-12-08 | 2002-06-28 | Olympus Optical Co Ltd | 撮像装置 |
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| US7872679B2 (en) | 2006-08-14 | 2011-01-18 | Sony Corporation | Image pickup apparatus, defect compensation device, and defect-compensating method |
-
1993
- 1993-04-09 JP JP5106040A patent/JPH06303531A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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