JP3216244B2 - 固体撮像素子の欠陥補正装置及び固体撮像装置 - Google Patents
固体撮像素子の欠陥補正装置及び固体撮像装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、固体撮像素子の欠陥補
正装置及びこの欠陥補正装置を備えた固体撮像装置に関
する。
正装置及びこの欠陥補正装置を備えた固体撮像装置に関
する。
【０００２】
【従来の技術】ＣＣＤ等の半導体で形成した固体撮像素
子では、半導体の局部的な結晶欠陥等によって感度が低
下する欠陥画素が生じることがあり、このような場合、
その欠陥画素に起因して画質劣化が生じることが知られ
ている。
子では、半導体の局部的な結晶欠陥等によって感度が低
下する欠陥画素が生じることがあり、このような場合、
その欠陥画素に起因して画質劣化が生じることが知られ
ている。
【０００３】この欠陥画素に起因する画質劣化を信号処
理によって補正するために、従来より、固体撮像素子に
含まれる欠陥画素についての欠陥データを、全白又は全
黒の撮像状態において、その固体撮像素子を製造した半
導体工場で検出してＲＯＭに予め記憶させておき、通常
の撮像時に、このＲＯＭデータに基づいて欠陥画素を特
定し、その欠陥画素の撮像出力を例えば１画素前の撮像
出力で置換することによって欠陥補正が行われていた。
理によって補正するために、従来より、固体撮像素子に
含まれる欠陥画素についての欠陥データを、全白又は全
黒の撮像状態において、その固体撮像素子を製造した半
導体工場で検出してＲＯＭに予め記憶させておき、通常
の撮像時に、このＲＯＭデータに基づいて欠陥画素を特
定し、その欠陥画素の撮像出力を例えば１画素前の撮像
出力で置換することによって欠陥補正が行われていた。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
欠陥補正装置では、固体撮像素子の製造段階でＲＯＭに
記憶した欠陥データを用いて欠陥補正を行うようにして
いたので、半導体の局部的な結晶欠陥等に伴う画素欠陥
には対応できるものの、固体撮像素子のビデオカメラへ
の組込み時の静電破壊や、ビデオカメラへの搭載後の経
時変化に伴う欠陥変化には対応できなく、また固体撮像
素子と欠陥データを対にした流通形態が不可欠であると
いう問題点があった。
欠陥補正装置では、固体撮像素子の製造段階でＲＯＭに
記憶した欠陥データを用いて欠陥補正を行うようにして
いたので、半導体の局部的な結晶欠陥等に伴う画素欠陥
には対応できるものの、固体撮像素子のビデオカメラへ
の組込み時の静電破壊や、ビデオカメラへの搭載後の経
時変化に伴う欠陥変化には対応できなく、また固体撮像
素子と欠陥データを対にした流通形態が不可欠であると
いう問題点があった。
【０００５】そこで、本発明は、静電破壊や経時変化に
伴う欠陥変化にも対応できるとともに、固体撮像素子と
欠陥データを対とした流通形態が不要な固体撮像素子の
欠陥補正装置及びこれを備えた固体撮像装置を提供する
ことを目的とする。
伴う欠陥変化にも対応できるとともに、固体撮像素子と
欠陥データを対とした流通形態が不要な固体撮像素子の
欠陥補正装置及びこれを備えた固体撮像装置を提供する
ことを目的とする。
【０００６】
【課題を解決するための手段】本発明による固体撮像素
子の欠陥補正装置は、固体撮像素子の撮像出力を１画素
ピッチに相当する期間だけ遅延する第１の遅延手段と、
この第１の遅延手段の入力とその出力との減算を行う第
１の減算手段と、この第１の減算手段の減算出力に基づ
いて欠陥画素を検出する第１の欠陥検出手段と、固体撮
像素子の撮像出力を１水平走査期間だけ遅延する第２の
遅延手段と、この第２の遅延手段の入力とその出力との
減算を行う第２の減算手段と、この第２の減算手段の減
算出力に基づいて欠陥画素を検出する第２の欠陥検出手
段と、第１及び第２の欠陥検出手段の双方によって検出
された欠陥画素に関する欠陥データを記憶保持する記憶
手段と、この記憶手段に記憶保持された欠陥データに基
づいて欠陥画素についての撮像出力を補正する補正手段
とを備え、第１及び第２の欠陥検出手段の各々が固体撮
像素子の減算出力のレベルを正負の２つの検出レベルと
比較する一対のレベル比較回路を有し、第１の欠陥検出
手段が一対のレベル比較回路の各比較出力を１画素ピッ
チに相当する期間だけラッチする一対のラッチ回路およ
びこれらラッチ回路の一方の入力と他方の出力との論理
積をとる一対の論理積回路を有し、これら論理積回路の
各出力に基づいて欠陥データを得る構成となっている。
子の欠陥補正装置は、固体撮像素子の撮像出力を１画素
ピッチに相当する期間だけ遅延する第１の遅延手段と、
この第１の遅延手段の入力とその出力との減算を行う第
１の減算手段と、この第１の減算手段の減算出力に基づ
いて欠陥画素を検出する第１の欠陥検出手段と、固体撮
像素子の撮像出力を１水平走査期間だけ遅延する第２の
遅延手段と、この第２の遅延手段の入力とその出力との
減算を行う第２の減算手段と、この第２の減算手段の減
算出力に基づいて欠陥画素を検出する第２の欠陥検出手
段と、第１及び第２の欠陥検出手段の双方によって検出
された欠陥画素に関する欠陥データを記憶保持する記憶
手段と、この記憶手段に記憶保持された欠陥データに基
づいて欠陥画素についての撮像出力を補正する補正手段
とを備え、第１及び第２の欠陥検出手段の各々が固体撮
像素子の減算出力のレベルを正負の２つの検出レベルと
比較する一対のレベル比較回路を有し、第１の欠陥検出
手段が一対のレベル比較回路の各比較出力を１画素ピッ
チに相当する期間だけラッチする一対のラッチ回路およ
びこれらラッチ回路の一方の入力と他方の出力との論理
積をとる一対の論理積回路を有し、これら論理積回路の
各出力に基づいて欠陥データを得る構成となっている。
【０００７】本発明による固体撮像装置は、固体撮像素
子と、その欠陥画素についての補正をなす欠陥補正装置
とを具備し、この欠陥補正装置が、固体撮像素子の撮像
出力を１画素ピッチに相当する期間だけ遅延する第１の
遅延手段と、この第１の遅延手段の入力とその出力との
減算を行う第１の減算手段と、この第１の減算手段の減
算出力に基づいて欠陥画素を検出する第１の欠陥検出手
段と、固体撮像素子の撮像出力を１水平走査期間だけ遅
延する第２の遅延手段と、この第２の遅延手段の入力と
その出力との減算を行う第２の減算手段と、この第２の
減算手段の減算出力に基づいて欠陥画素を検出する第２
の欠陥検出手段と、第１及び第２の欠陥検出手段の双方
によって検出された欠陥画素に関する欠陥データを記憶
保持する記憶手段と、この記憶手段に記憶保持された欠
陥データに基づいて欠陥画素についての撮像出力を補正
する補正手段とを備え、第１及び第２の欠陥検出手段の
各々が固体撮像素子の減算出力のレベルを正負の２つの
検出レベルと比較する一対のレベル比較回路を有し、第
１の欠陥検出手段が一対のレベル比較回路の各比較出力
を１画素ピッチに相当する期間だけラッチする一対のラ
ッチ回路およびこれらラッチ回路の一方の入力と他方の
出力との論理積をとる一対の論理積回路を有し、これら
論理積回路の各出力に基づいて欠陥データを得る構成と
なっている。
子と、その欠陥画素についての補正をなす欠陥補正装置
とを具備し、この欠陥補正装置が、固体撮像素子の撮像
出力を１画素ピッチに相当する期間だけ遅延する第１の
遅延手段と、この第１の遅延手段の入力とその出力との
減算を行う第１の減算手段と、この第１の減算手段の減
算出力に基づいて欠陥画素を検出する第１の欠陥検出手
段と、固体撮像素子の撮像出力を１水平走査期間だけ遅
延する第２の遅延手段と、この第２の遅延手段の入力と
その出力との減算を行う第２の減算手段と、この第２の
減算手段の減算出力に基づいて欠陥画素を検出する第２
の欠陥検出手段と、第１及び第２の欠陥検出手段の双方
によって検出された欠陥画素に関する欠陥データを記憶
保持する記憶手段と、この記憶手段に記憶保持された欠
陥データに基づいて欠陥画素についての撮像出力を補正
する補正手段とを備え、第１及び第２の欠陥検出手段の
各々が固体撮像素子の減算出力のレベルを正負の２つの
検出レベルと比較する一対のレベル比較回路を有し、第
１の欠陥検出手段が一対のレベル比較回路の各比較出力
を１画素ピッチに相当する期間だけラッチする一対のラ
ッチ回路およびこれらラッチ回路の一方の入力と他方の
出力との論理積をとる一対の論理積回路を有し、これら
論理積回路の各出力に基づいて欠陥データを得る構成と
なっている。
【０００８】
【作用】上記構成の欠陥検出装置及びこれを備えた固体
撮像装置において、固体撮像素子の撮像出力を１画素ピ
ッチに相当する期間だけ第１の遅延手段で遅延すること
で、水平方向にて隣接する画素間の信号の同時化を図る
とともに、固体撮像素子の撮像出力を１水平走査期間だ
け第２の遅延手段で遅延することで、垂直方向にて隣接
する画素間の信号の同時化を図る。そして、水平及び垂
直方向にて同時化された画素間において、信号レベルを
第１、第２の欠陥検出手段で正負の２つの検出レベルと
比較することによって欠陥画素を検出し、この欠陥画素
についての欠陥データをアドレスデータとしてＲＡＭ等
の記憶手段に記憶保持する。通常の撮像時には、補正手
段によってＲＡＭ等の記憶手段に記憶保持されたアドレ
スデータに基づいて欠陥補正を行い、画素欠陥による画
質劣化を改善する。
撮像装置において、固体撮像素子の撮像出力を１画素ピ
ッチに相当する期間だけ第１の遅延手段で遅延すること
で、水平方向にて隣接する画素間の信号の同時化を図る
とともに、固体撮像素子の撮像出力を１水平走査期間だ
け第２の遅延手段で遅延することで、垂直方向にて隣接
する画素間の信号の同時化を図る。そして、水平及び垂
直方向にて同時化された画素間において、信号レベルを
第１、第２の欠陥検出手段で正負の２つの検出レベルと
比較することによって欠陥画素を検出し、この欠陥画素
についての欠陥データをアドレスデータとしてＲＡＭ等
の記憶手段に記憶保持する。通常の撮像時には、補正手
段によってＲＡＭ等の記憶手段に記憶保持されたアドレ
スデータに基づいて欠陥補正を行い、画素欠陥による画
質劣化を改善する。
【０００９】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明の一実施例を示すブロック
図である。
に説明する。図１は、本発明の一実施例を示すブロック
図である。
【００１０】図１において、本発明に係る固体撮像装置
は、固体撮像素子として例えば白黒ＣＣＤ撮像素子１を
用いている。このＣＣＤ撮像素子１は、電荷転送方式と
して例えばインターライン転送方式を採用している。Ｃ
ＣＤ撮像素子１の撮像出力（ＣＣＤ出力）は、リセット
部とプリチャージ部とデータ部とからなっており、ＣＤ
Ｓ（相関二重サンプリング）回路２に供給されてリセッ
ト雑音等の低減が図られる。
は、固体撮像素子として例えば白黒ＣＣＤ撮像素子１を
用いている。このＣＣＤ撮像素子１は、電荷転送方式と
して例えばインターライン転送方式を採用している。Ｃ
ＣＤ撮像素子１の撮像出力（ＣＣＤ出力）は、リセット
部とプリチャージ部とデータ部とからなっており、ＣＤ
Ｓ（相関二重サンプリング）回路２に供給されてリセッ
ト雑音等の低減が図られる。
【００１１】ＣＤＳ回路２は、ＣＣＤ出力のプリチャー
ジ部をサンプル／ホールドし、これを１画素ピッチに相
当する期間だけ遅延するＳ／Ｈ（サンプル／ホールド）
回路２０１〜２０３と、ＣＣＤ出力のデータ部をサンプ
ル／ホールドし、これをプリチャージ部と同時化するＳ
／Ｈ回路２０４，２０５とを有している。Ｓ／Ｈ回路２
０１，２０３，２０５はサンプリングパルスＳＨＰによ
ってサンプル動作を行い、Ｓ／Ｈ回路２０２，２０４は
サンプリングパルスＳＨＤによってサンプル動作を行
う。
ジ部をサンプル／ホールドし、これを１画素ピッチに相
当する期間だけ遅延するＳ／Ｈ（サンプル／ホールド）
回路２０１〜２０３と、ＣＣＤ出力のデータ部をサンプ
ル／ホールドし、これをプリチャージ部と同時化するＳ
／Ｈ回路２０４，２０５とを有している。Ｓ／Ｈ回路２
０１，２０３，２０５はサンプリングパルスＳＨＰによ
ってサンプル動作を行い、Ｓ／Ｈ回路２０２，２０４は
サンプリングパルスＳＨＤによってサンプル動作を行
う。
【００１２】そして、同時化されたプリチャージ部及び
データ部には同一のノイズ成分が重畳されていることか
ら、Ｓ／Ｈ回路２０３，２０５の各Ｓ／Ｈ出力が、減算
器３で減算処理されることによってノイズ成分がキャン
セルされ、信号成分のみが抽出されてＡＧＣ（自動利得
制御）回路４を介して撮像出力（ＣＤＳ出力）として導
出される。Ｓ／Ｈ回路２０３，２０５の各Ｓ／Ｈ出力を
減算する減算器５によっても、減算器３の減算出力と同
じ減算出力が得られる。
データ部には同一のノイズ成分が重畳されていることか
ら、Ｓ／Ｈ回路２０３，２０５の各Ｓ／Ｈ出力が、減算
器３で減算処理されることによってノイズ成分がキャン
セルされ、信号成分のみが抽出されてＡＧＣ（自動利得
制御）回路４を介して撮像出力（ＣＤＳ出力）として導
出される。Ｓ／Ｈ回路２０３，２０５の各Ｓ／Ｈ出力を
減算する減算器５によっても、減算器３の減算出力と同
じ減算出力が得られる。
【００１３】Ｓ／Ｈ回路２０３，２０５の各Ｓ／Ｈ出力
はさらに、１ビット遅延回路６を介して減算器７の２入
力となる。すなわち、Ｓ／Ｈ回路２０３のＳ／Ｈ出力は
Ｓ／Ｈ回路６０１，６０２を経て減算器７の減算入力と
なり、Ｓ／Ｈ回路２０５のＳ／Ｈ出力はＳ／Ｈ回路６０
３，６０４を経て減算器７の被減算入力となる。これに
より、減算器７の減算出力として、減算器５の減算出力
に対して１ビット、即ち１画素ピッチに相当する期間だ
け遅れた撮像出力が導出され、水平方向において隣接す
る画素情報の同時化が行われる。
はさらに、１ビット遅延回路６を介して減算器７の２入
力となる。すなわち、Ｓ／Ｈ回路２０３のＳ／Ｈ出力は
Ｓ／Ｈ回路６０１，６０２を経て減算器７の減算入力と
なり、Ｓ／Ｈ回路２０５のＳ／Ｈ出力はＳ／Ｈ回路６０
３，６０４を経て減算器７の被減算入力となる。これに
より、減算器７の減算出力として、減算器５の減算出力
に対して１ビット、即ち１画素ピッチに相当する期間だ
け遅れた撮像出力が導出され、水平方向において隣接す
る画素情報の同時化が行われる。
【００１４】減算器５の減算出力は減算器８の被減算入
力となり、減算器７の減算出力は減算器８の減算入力と
なる。すなわち、減算器８は、同時化された水平方向に
おいて隣接する２つの画素についての各撮像出力間で減
算処理を行うことになる。減算器８の減算出力は、正負
の検出レベルＶａ，Ｖｂを有するシュミット回路９，１
０に供給される。シュミット回路９，１０は、レベル比
較回路としての作用をなし、減算器８の減算出力が正負
の検出レベルＶａ，Ｖｂを越えたとき検出出力を発生
し、ラッチ回路１１，１２に供給する。なお、正負の検
出レベルＶａ，Ｖｂは、可変抵抗器ＶＲ１，ＶＲ２の調
整によって可変となっている。
力となり、減算器７の減算出力は減算器８の減算入力と
なる。すなわち、減算器８は、同時化された水平方向に
おいて隣接する２つの画素についての各撮像出力間で減
算処理を行うことになる。減算器８の減算出力は、正負
の検出レベルＶａ，Ｖｂを有するシュミット回路９，１
０に供給される。シュミット回路９，１０は、レベル比
較回路としての作用をなし、減算器８の減算出力が正負
の検出レベルＶａ，Ｖｂを越えたとき検出出力を発生
し、ラッチ回路１１，１２に供給する。なお、正負の検
出レベルＶａ，Ｖｂは、可変抵抗器ＶＲ１，ＶＲ２の調
整によって可変となっている。
【００１５】ラッチ回路１１，１２は、シュミット回路
９，１０の各検出出力を１画素ピッチに相当する期間だ
けラッチする。ラッチ回路１１，１２の各出力は、ＡＮ
Ｄ回路１３，１４の各一入力となる。また、ラッチ回路
１１，１２の各入力は、ＡＮＤ回路１３，１４の各他入
力となる。ＡＮＤ回路１３，１４の各出力は、ＮＡＮＤ
回路１５，１６の各一入力となる。
９，１０の各検出出力を１画素ピッチに相当する期間だ
けラッチする。ラッチ回路１１，１２の各出力は、ＡＮ
Ｄ回路１３，１４の各一入力となる。また、ラッチ回路
１１，１２の各入力は、ＡＮＤ回路１３，１４の各他入
力となる。ＡＮＤ回路１３，１４の各出力は、ＮＡＮＤ
回路１５，１６の各一入力となる。
【００１６】一方、減算器３の減算出力は、減算器１７
の被減算入力となるとともに、１Ｈ遅延回路１８で１水
平走査期間（１Ｈ）だけ遅延される。これにより、垂直
方向において隣接する画素情報の同時化が行われる。１
Ｈ遅延出力は、ＣＤＳ回路１９で再度ノイズ低減が図ら
れた後減算器１７の減算入力となる。減算器１７の減算
出力は、正負の検出レベルＶｃ，Ｖｄを有するシュミッ
ト回路２０，２１に供給される。シュミット回路２０，
２１は、レベル比較回路としての作用をなし、減算器１
７の減算出力が正負の検出レベルＶｃ，Ｖｄを越えたと
き検出出力を発生し、ラッチ回路２２，２３に供給す
る。なお、正負の検出レベルＶｃ，Ｖｄは、可変抵抗器
ＶＲ３，ＶＲ４の調整によって可変となっている。
の被減算入力となるとともに、１Ｈ遅延回路１８で１水
平走査期間（１Ｈ）だけ遅延される。これにより、垂直
方向において隣接する画素情報の同時化が行われる。１
Ｈ遅延出力は、ＣＤＳ回路１９で再度ノイズ低減が図ら
れた後減算器１７の減算入力となる。減算器１７の減算
出力は、正負の検出レベルＶｃ，Ｖｄを有するシュミッ
ト回路２０，２１に供給される。シュミット回路２０，
２１は、レベル比較回路としての作用をなし、減算器１
７の減算出力が正負の検出レベルＶｃ，Ｖｄを越えたと
き検出出力を発生し、ラッチ回路２２，２３に供給す
る。なお、正負の検出レベルＶｃ，Ｖｄは、可変抵抗器
ＶＲ３，ＶＲ４の調整によって可変となっている。
【００１７】ラッチ回路２２，２３は、シュミット回路
２０，２１の各検出出力を１画素ピッチに相当する期間
だけラッチする。ラッチ回路２２，２３の各出力は、Ｎ
ＡＮＤ回路１５，１６の各他入力となる。ＮＡＮＤ回路
１５，１６の各出力は、欠陥情報としてアドレスカウン
タ２４に供給される。アドレスカウンタ２４は、ＣＣＤ
撮像素子１の水平走査に同期してカウント動作を行い、
ＮＡＮＤ回路１５又は１６から欠陥情報が供給された時
点のカウント値をアドレス変換回路２５に供給する。
２０，２１の各検出出力を１画素ピッチに相当する期間
だけラッチする。ラッチ回路２２，２３の各出力は、Ｎ
ＡＮＤ回路１５，１６の各他入力となる。ＮＡＮＤ回路
１５，１６の各出力は、欠陥情報としてアドレスカウン
タ２４に供給される。アドレスカウンタ２４は、ＣＣＤ
撮像素子１の水平走査に同期してカウント動作を行い、
ＮＡＮＤ回路１５又は１６から欠陥情報が供給された時
点のカウント値をアドレス変換回路２５に供給する。
【００１８】アドレス変換回路２５は、アドレスカウン
タ２４から供給されるカウント値に基づいて欠陥画素の
位置を特定し、その位置を示すアドレスデータに変換す
る。このアドレスデータは、ＲＡＭ２６に記憶保持され
る。欠陥画素の位置を示すアドレスは、絶対アドレス及
び相対アドレスのいずれであっても良い。ＲＡＭ２６に
記憶保持された欠陥画素に関するアドレスデータは、通
常の撮像時における欠陥補正に用いられる。
タ２４から供給されるカウント値に基づいて欠陥画素の
位置を特定し、その位置を示すアドレスデータに変換す
る。このアドレスデータは、ＲＡＭ２６に記憶保持され
る。欠陥画素の位置を示すアドレスは、絶対アドレス及
び相対アドレスのいずれであっても良い。ＲＡＭ２６に
記憶保持された欠陥画素に関するアドレスデータは、通
常の撮像時における欠陥補正に用いられる。
【００１９】すなわち、補正パルス生成回路２７におい
て、ＲＡＭ２６に格納されているアドレスデータに基づ
いて欠陥画素を特定し、毎フィールド、その欠陥画素に
対応したタイミングで欠陥補正パルスを生成する。この
欠陥補正パルスは、サンプリングパルスＳＨＰ，ＳＨＤ
を生成するサンプリングパルス生成回路２８に供給され
る。サンプリングパルス生成回路２８は、欠陥補正パル
スが供給されると、欠陥画素の１画素前のサンプリング
パルスＳＨＰの生成を停止する。これにより、欠陥画素
についてのＣＣＤ出力（撮像出力）を、１画素前のＣＣ
Ｄ出力で置換する前置補間によって欠陥補正が行われ
る。
て、ＲＡＭ２６に格納されているアドレスデータに基づ
いて欠陥画素を特定し、毎フィールド、その欠陥画素に
対応したタイミングで欠陥補正パルスを生成する。この
欠陥補正パルスは、サンプリングパルスＳＨＰ，ＳＨＤ
を生成するサンプリングパルス生成回路２８に供給され
る。サンプリングパルス生成回路２８は、欠陥補正パル
スが供給されると、欠陥画素の１画素前のサンプリング
パルスＳＨＰの生成を停止する。これにより、欠陥画素
についてのＣＣＤ出力（撮像出力）を、１画素前のＣＣ
Ｄ出力で置換する前置補間によって欠陥補正が行われ
る。
【００２０】次に、上記構成の欠陥補正装置における欠
陥検出及び欠陥補正について、図２乃至図４のタイミン
グ波形図を参照しつつ説明する。なお、図２乃至図４の
各波形（ａ）〜（ｕ）は、図１中の各部（ａ）〜（ｕ）
の波形を表している。
陥検出及び欠陥補正について、図２乃至図４のタイミン
グ波形図を参照しつつ説明する。なお、図２乃至図４の
各波形（ａ）〜（ｕ）は、図１中の各部（ａ）〜（ｕ）
の波形を表している。
【００２１】先ず、欠陥検出の際の動作について説明す
るに、ＣＣＤ出力（ａ）は、図２から明らかなように、
リセット部、プリチャージ部及びデータ部からなり、そ
のプリチャージ部がＳ／Ｈ回路２０１でサンプリングパ
ルスＳＨＰ（ｂ）によってサンプル／ホールドされる一
方、データ部がＳ／Ｈ回路２０４でサンプリングパルス
ＳＨＤ（ｃ）によってサンプル／ホールドされる。
るに、ＣＣＤ出力（ａ）は、図２から明らかなように、
リセット部、プリチャージ部及びデータ部からなり、そ
のプリチャージ部がＳ／Ｈ回路２０１でサンプリングパ
ルスＳＨＰ（ｂ）によってサンプル／ホールドされる一
方、データ部がＳ／Ｈ回路２０４でサンプリングパルス
ＳＨＤ（ｃ）によってサンプル／ホールドされる。
【００２２】Ｓ／Ｈ回路２０１のＳ／Ｈ出力（ｄ）は、
Ｓ／Ｈ回路２０２でサンプリングパルスＳＨＤ（ｃ）に
よってサンプル／ホールドされ、そのＳ／Ｈ出力（ｅ）
はさらにＳ／Ｈ回路２０３でサンプリングパルスＳＨＰ
（ｂ）によってサンプル／ホールドされる。一方、Ｓ／
Ｈ回路２０４のＳ／Ｈ出力（ｇ）は、Ｓ／Ｈ回路２０５
でサンプリングパルスＳＨＰ（ｂ）によってサンプル／
ホールドされる。その結果、ＣＣＤ出力（ａ）のプリチ
ャージ部とデータ部が同時化される。そして、減算器５
において、Ｓ／Ｈ回路２５のＳ／Ｈ出力（ｈ）からＳ／
Ｈ回路２３のＳ／Ｈ出力（ｆ）が減算されることによ
り、減算器５の減算出力（ｉ）として、ノイズ成分が除
去されたＣＣＤ出力が得られる。
Ｓ／Ｈ回路２０２でサンプリングパルスＳＨＤ（ｃ）に
よってサンプル／ホールドされ、そのＳ／Ｈ出力（ｅ）
はさらにＳ／Ｈ回路２０３でサンプリングパルスＳＨＰ
（ｂ）によってサンプル／ホールドされる。一方、Ｓ／
Ｈ回路２０４のＳ／Ｈ出力（ｇ）は、Ｓ／Ｈ回路２０５
でサンプリングパルスＳＨＰ（ｂ）によってサンプル／
ホールドされる。その結果、ＣＣＤ出力（ａ）のプリチ
ャージ部とデータ部が同時化される。そして、減算器５
において、Ｓ／Ｈ回路２５のＳ／Ｈ出力（ｈ）からＳ／
Ｈ回路２３のＳ／Ｈ出力（ｆ）が減算されることによ
り、減算器５の減算出力（ｉ）として、ノイズ成分が除
去されたＣＣＤ出力が得られる。
【００２３】また、Ｓ／Ｈ回路２０３のＳ／Ｈ出力
（ｆ）はＳ／Ｈ回路６０１でサンプリングパルスＳＨＤ
（ｃ）によってサンプル／ホールドされ、そのＳ／Ｈ出
力はさらにＳ／Ｈ回路６０２でサンプリングパルスＳＨ
Ｐ（ｂ）によってサンプル／ホールドされる。一方、Ｓ
／Ｈ回路２０５のＳ／Ｈ出力（ｈ）はＳ／Ｈ回路６０３
でサンプリングパルスＳＨＤ（ｃ）によってサンプル／
ホールドされ、そのＳ／Ｈ出力はさらにＳ／Ｈ回路６０
４でサンプリングパルスＳＨＰ（ｂ）によってサンプル
／ホールドされる。そして、減算器７において、Ｓ／Ｈ
回路６０４のＳ／Ｈ出力（ｋ）からＳ／Ｈ回路６０２の
Ｓ／Ｈ出力（ｊ）が減算されることで、減算器６の減算
出力（ｌ）として、減算器５の減算出力（ｉ）に対して
１画素ピッチに相当する期間だけ遅れたＣＣＤ出力が得
られる。
（ｆ）はＳ／Ｈ回路６０１でサンプリングパルスＳＨＤ
（ｃ）によってサンプル／ホールドされ、そのＳ／Ｈ出
力はさらにＳ／Ｈ回路６０２でサンプリングパルスＳＨ
Ｐ（ｂ）によってサンプル／ホールドされる。一方、Ｓ
／Ｈ回路２０５のＳ／Ｈ出力（ｈ）はＳ／Ｈ回路６０３
でサンプリングパルスＳＨＤ（ｃ）によってサンプル／
ホールドされ、そのＳ／Ｈ出力はさらにＳ／Ｈ回路６０
４でサンプリングパルスＳＨＰ（ｂ）によってサンプル
／ホールドされる。そして、減算器７において、Ｓ／Ｈ
回路６０４のＳ／Ｈ出力（ｋ）からＳ／Ｈ回路６０２の
Ｓ／Ｈ出力（ｊ）が減算されることで、減算器６の減算
出力（ｌ）として、減算器５の減算出力（ｉ）に対して
１画素ピッチに相当する期間だけ遅れたＣＣＤ出力が得
られる。
【００２４】続いて、減算器８において、減算器５の減
算出力（ｉ）から減算器７の減算出力（ｌ）を減ずる、
即ち水平方向において隣接する２つの画素の各信号間の
差をとることにより、減算器８の減算出力（ｍ）とし
て、ある画素に白点欠陥がある場合には２ビット（画
素）単位で正と負、黒点欠陥がある場合には負と正の微
分状波形が得られる。そして、シュミット回路９，１０
において、この微分状波形出力（ｍ）をある検出レベル
Ｖａ，Ｖｂでトリガリングすることにより、欠陥候補パ
ルス（ｎ），（ｏ）が得られる。これら欠陥候補パルス
（ｎ），（ｏ）は、ラッチ回路１１，１２でラッチされ
た後、他の欠陥候補パルス（ｏ），（ｎ）とＡＮＤ回路
１３，１４で論理積をとられることにより、白点欠陥候
補パルス（ｐ）又は黒点欠陥候補パルス（ｑ）となる。
算出力（ｉ）から減算器７の減算出力（ｌ）を減ずる、
即ち水平方向において隣接する２つの画素の各信号間の
差をとることにより、減算器８の減算出力（ｍ）とし
て、ある画素に白点欠陥がある場合には２ビット（画
素）単位で正と負、黒点欠陥がある場合には負と正の微
分状波形が得られる。そして、シュミット回路９，１０
において、この微分状波形出力（ｍ）をある検出レベル
Ｖａ，Ｖｂでトリガリングすることにより、欠陥候補パ
ルス（ｎ），（ｏ）が得られる。これら欠陥候補パルス
（ｎ），（ｏ）は、ラッチ回路１１，１２でラッチされ
た後、他の欠陥候補パルス（ｏ），（ｎ）とＡＮＤ回路
１３，１４で論理積をとられることにより、白点欠陥候
補パルス（ｐ）又は黒点欠陥候補パルス（ｑ）となる。
【００２５】また、減算器１７において、減算器３の減
算出力（ｉ）から、これを１Ｈ遅延回路１８で１Ｈ期間
だけ遅延して得られる１Ｈ遅延出力（ｒ）を減ずる、即
ち垂直方向において隣接する２つの画素の各信号間の差
をとることにより、減算出力（ｓ）が得られる。この減
算出力（ｓ）を基にして、シュミット回路２０，２１に
おいて、ある検出レベルＶｃ，Ｖｄで検出し、さらにラ
ッチ回路２２，２３で１画素ピッチに相当する期間だけ
ラッチする。これにより、画面上の１ライン下の画素情
報との差信号から独立に欠陥が検出され、ラッチ回路２
２，２３の各出力として、欠陥候補パルス（ｔ），
（ｕ）が得られる。
算出力（ｉ）から、これを１Ｈ遅延回路１８で１Ｈ期間
だけ遅延して得られる１Ｈ遅延出力（ｒ）を減ずる、即
ち垂直方向において隣接する２つの画素の各信号間の差
をとることにより、減算出力（ｓ）が得られる。この減
算出力（ｓ）を基にして、シュミット回路２０，２１に
おいて、ある検出レベルＶｃ，Ｖｄで検出し、さらにラ
ッチ回路２２，２３で１画素ピッチに相当する期間だけ
ラッチする。これにより、画面上の１ライン下の画素情
報との差信号から独立に欠陥が検出され、ラッチ回路２
２，２３の各出力として、欠陥候補パルス（ｔ），
（ｕ）が得られる。
【００２６】そして、ＮＡＮＤ回路１５，１６におい
て、ＡＮＤ回路１３，１４の各出力である欠陥候補パル
ス（ｐ），（ｑ）とラッチ回路２２，２３の各出力であ
る欠陥候補パルス（ｔ），（ｕ）との論理積をとること
により、白点欠陥パルス（ｖ）又は黒点欠陥パルス
（ｗ）が得られる。アドレスカウンタ２４においては、
この白点欠陥パルス（ｖ）又は黒点欠陥パルス（ｗ）を
アドレスカウントすることによって欠陥画素の位置を特
定する。そして、アドレスカウンタ２４のカウント値を
アドレス変換回路２５でアドレスデータに変換し、ＲＡ
Ｍ２６に記憶する。
て、ＡＮＤ回路１３，１４の各出力である欠陥候補パル
ス（ｐ），（ｑ）とラッチ回路２２，２３の各出力であ
る欠陥候補パルス（ｔ），（ｕ）との論理積をとること
により、白点欠陥パルス（ｖ）又は黒点欠陥パルス
（ｗ）が得られる。アドレスカウンタ２４においては、
この白点欠陥パルス（ｖ）又は黒点欠陥パルス（ｗ）を
アドレスカウントすることによって欠陥画素の位置を特
定する。そして、アドレスカウンタ２４のカウント値を
アドレス変換回路２５でアドレスデータに変換し、ＲＡ
Ｍ２６に記憶する。
【００２７】次に、欠陥補正の際の動作について説明す
るに、先ず、補正パルス生成回路２７では、ＲＡＭ２６
に記憶保持されているアドレスデータに基づいて欠陥補
正パルスを生成し、サンプリングパルス生成回路２８に
供給する。これにより、欠陥画素の１画素前のサンプリ
ングパルスＳＨＰがブランキングされる。その結果、欠
陥画素についてのＣＣＤ出力（撮像出力）が、１画素前
のＣＣＤ出力で置換され、欠陥補正が行われる。
るに、先ず、補正パルス生成回路２７では、ＲＡＭ２６
に記憶保持されているアドレスデータに基づいて欠陥補
正パルスを生成し、サンプリングパルス生成回路２８に
供給する。これにより、欠陥画素の１画素前のサンプリ
ングパルスＳＨＰがブランキングされる。その結果、欠
陥画素についてのＣＣＤ出力（撮像出力）が、１画素前
のＣＣＤ出力で置換され、欠陥補正が行われる。
【００２８】上述した欠陥検出の処理を換言すれば、Ｃ
ＤＳ後のＣＣＤ出力（ｉ）とこれを１画素ピッチに相当
する期間だけ遅延したＣＣＤ出力（ｌ）との差をとり、
その差信号（ｍ）をある検出レベルＶａ，Ｖｂでそれぞ
れトリガリングして欠陥候補パルス（ｐ），（ｑ）を得
るとともに、ＣＤＳ後のＣＣＤ出力（ｉ）とその１Ｈ遅
延出力（ｒ）との差をとり、その差信号（ｓ）をある検
出レベルＶｃ，Ｖｄで検出して欠陥候補パルス（ｔ），
（ｕ）を得、欠陥候補パルス（ｐ），（ｑ）と欠陥候補
パルス（ｔ），（ｕ）との論理積をとることによって欠
陥画素の検出が行われることになる。これによれば、図
５に示すように、ある画素Ｂに関しその前後の画素Ａ，
Ｃ及び画面上の下の画素Ｄの３方向の画素Ａ，Ｃ，Ｄと
の相関によって欠陥画素Ｂを検出できるので、欠陥画素
の検出精度を向上できる。
ＤＳ後のＣＣＤ出力（ｉ）とこれを１画素ピッチに相当
する期間だけ遅延したＣＣＤ出力（ｌ）との差をとり、
その差信号（ｍ）をある検出レベルＶａ，Ｖｂでそれぞ
れトリガリングして欠陥候補パルス（ｐ），（ｑ）を得
るとともに、ＣＤＳ後のＣＣＤ出力（ｉ）とその１Ｈ遅
延出力（ｒ）との差をとり、その差信号（ｓ）をある検
出レベルＶｃ，Ｖｄで検出して欠陥候補パルス（ｔ），
（ｕ）を得、欠陥候補パルス（ｐ），（ｑ）と欠陥候補
パルス（ｔ），（ｕ）との論理積をとることによって欠
陥画素の検出が行われることになる。これによれば、図
５に示すように、ある画素Ｂに関しその前後の画素Ａ，
Ｃ及び画面上の下の画素Ｄの３方向の画素Ａ，Ｃ，Ｄと
の相関によって欠陥画素Ｂを検出できるので、欠陥画素
の検出精度を向上できる。
【００２９】すなわち、図５に斜線で示す如き像が投射
された状態を想定すると、前後の画素の相関のみによっ
て欠陥画素を検出するとした場合、そのエッジ画像に相
当する画素Ｂを欠陥画素と誤検出する虞れがあるが、画
面上の下の画素との相関によっても欠陥画素を検出する
ようにしたことにより、特に上記エッジ画像による誤検
出を防止でき、検出精度を向上できるのである。
された状態を想定すると、前後の画素の相関のみによっ
て欠陥画素を検出するとした場合、そのエッジ画像に相
当する画素Ｂを欠陥画素と誤検出する虞れがあるが、画
面上の下の画素との相関によっても欠陥画素を検出する
ようにしたことにより、特に上記エッジ画像による誤検
出を防止でき、検出精度を向上できるのである。
【００３０】また、図１におけるアドレス変換回路２４
の後段に、アドレスデータを時間軸上（毎フレーム）で
比較して一致した場合に検出した画素が確かに欠陥画素
であると判定し、その時点で初めてその欠陥画素につい
てのアドレスデータをＲＡＭ２５に記憶する判定回路
（図示せず）を設けることにより、例えば動画の場合、
上記エッジ画像が同一の画素上に静止する確率は低いこ
とから、このエッジ画像による誤検出をさらに精度良く
避けることができる。
の後段に、アドレスデータを時間軸上（毎フレーム）で
比較して一致した場合に検出した画素が確かに欠陥画素
であると判定し、その時点で初めてその欠陥画素につい
てのアドレスデータをＲＡＭ２５に記憶する判定回路
（図示せず）を設けることにより、例えば動画の場合、
上記エッジ画像が同一の画素上に静止する確率は低いこ
とから、このエッジ画像による誤検出をさらに精度良く
避けることができる。
【００３１】なお、上記実施例では、固体撮像素子とし
て白黒ＣＣＤ撮像素子を用いた固体撮像装置に適用した
場合について説明したが、固体撮像装置としてカラーＣ
ＣＤ撮像素子を用いた固体撮像装置には、色分離Ｓ／Ｈ
後に、白黒の場合と同様の処理を色分離後の信号に対し
て行うことにより、同様に実現できる。但し、カラーフ
ィルタが例えば補色市松方式のときには、カラーコーデ
ィングがいわゆる水平２繰返しであることから、遅延回
路６においては、画素ピッチの２倍に相当する期間だけ
ＣＣＤ出力を遅延し、さらに遅延回路１８では２Ｈ期間
だけＣＣＤ出力を遅延する必要がある。
て白黒ＣＣＤ撮像素子を用いた固体撮像装置に適用した
場合について説明したが、固体撮像装置としてカラーＣ
ＣＤ撮像素子を用いた固体撮像装置には、色分離Ｓ／Ｈ
後に、白黒の場合と同様の処理を色分離後の信号に対し
て行うことにより、同様に実現できる。但し、カラーフ
ィルタが例えば補色市松方式のときには、カラーコーデ
ィングがいわゆる水平２繰返しであることから、遅延回
路６においては、画素ピッチの２倍に相当する期間だけ
ＣＣＤ出力を遅延し、さらに遅延回路１８では２Ｈ期間
だけＣＣＤ出力を遅延する必要がある。
【００３２】また、上記実施例においては、１ビット遅
延回路６をＳ／Ｈ回路を用いて構成したが、Ｓ／Ｈ回路
構成に限定されるものではなく、要は、１画素ピッチに
相当する期間（カラーの場合には、その２倍）だけＣＣ
Ｄ出力を遅延できる構成のものであれば良い。
延回路６をＳ／Ｈ回路を用いて構成したが、Ｓ／Ｈ回路
構成に限定されるものではなく、要は、１画素ピッチに
相当する期間（カラーの場合には、その２倍）だけＣＣ
Ｄ出力を遅延できる構成のものであれば良い。
【００３３】さらに、上記実施例では、Ｓ／Ｈ回路を用
いて欠陥画素についてのＣＣＤ出力を１画素前のＣＣＤ
出力で置換する前置補間によって欠陥補正を行うとした
が、ディジタル信号処理を用いた適応型の補間システム
においては、欠陥画素についてのＣＣＤ出力をその前後
の画素についてのＣＣＤ出力の平均値で置換する平均値
補間を用いて欠陥補正を行うことも可能である。
いて欠陥画素についてのＣＣＤ出力を１画素前のＣＣＤ
出力で置換する前置補間によって欠陥補正を行うとした
が、ディジタル信号処理を用いた適応型の補間システム
においては、欠陥画素についてのＣＣＤ出力をその前後
の画素についてのＣＣＤ出力の平均値で置換する平均値
補間を用いて欠陥補正を行うことも可能である。
【００３４】
【発明の効果】以上説明したように、本発明によれば、
固体撮像素子の撮像出力とこれを１画素ピッチに相当す
る期間だけ遅延した撮像出力との差をとり、その差信号
に基づいて欠陥画素を検出するとともに、撮像出力とそ
の１Ｈ遅延出力との差をとり、その差信号に基づいて欠
陥画素を検出し、両検出出力の論理積によって最終的に
欠陥画素を検出することにより、ある画素に関しその前
後の画素及び画面上の下の画素の３方向の画素との相関
によって欠陥画素を検出できるので、欠陥画素の検出精
度を向上できる効果が得られる。
固体撮像素子の撮像出力とこれを１画素ピッチに相当す
る期間だけ遅延した撮像出力との差をとり、その差信号
に基づいて欠陥画素を検出するとともに、撮像出力とそ
の１Ｈ遅延出力との差をとり、その差信号に基づいて欠
陥画素を検出し、両検出出力の論理積によって最終的に
欠陥画素を検出することにより、ある画素に関しその前
後の画素及び画面上の下の画素の３方向の画素との相関
によって欠陥画素を検出できるので、欠陥画素の検出精
度を向上できる効果が得られる。
【００３５】また、画像点欠陥の検出機能をカメラ自体
に搭載したので、通常の撮像状態でも欠陥検出をリアル
タイムで行うことができるとともに、静電破壊や経時変
化に伴う欠陥変化にも対応でき、しかも固体撮像素子と
欠陥データを対とした流通形態が不要となる効果も得ら
れる。
に搭載したので、通常の撮像状態でも欠陥検出をリアル
タイムで行うことができるとともに、静電破壊や経時変
化に伴う欠陥変化にも対応でき、しかも固体撮像素子と
欠陥データを対とした流通形態が不要となる効果も得ら
れる。
【図１】本発明の一実施例を示すブロック図である。
【図２】欠陥検出及び欠陥補正の動作を説明するための
タイミング波形図（その１）である。
タイミング波形図（その１）である。
【図３】欠陥検出及び欠陥補正の動作を説明するための
タイミング波形図（その２）である。
タイミング波形図（その２）である。
【図４】欠陥検出及び欠陥補正の動作を説明するための
タイミング波形図（その３）である。
タイミング波形図（その３）である。
【図５】欠陥画素と周辺画素の関係を示す図である。
１…ＣＣＤ撮像素子、２，１９ ＣＤＳ（相関二重サン
プリング）回路、３，５，７，８，１７…減算器、４…
ＡＧＣ（自動利得制御）回路、６…１ビット遅延回路、
１１，１２，２２，２３…ラッチ回路、１８…１Ｈ遅延
回路、２４…アドレスカウンタ、２５…アドレス変換回
路、２６…ＲＡＭ、２７…補正パルス生成回路、２８…
サンプリングパルス生成回路
プリング）回路、３，５，７，８，１７…減算器、４…
ＡＧＣ（自動利得制御）回路、６…１ビット遅延回路、
１１，１２，２２，２３…ラッチ回路、１８…１Ｈ遅延
回路、２４…アドレスカウンタ、２５…アドレス変換回
路、２６…ＲＡＭ、２７…補正パルス生成回路、２８…
サンプリングパルス生成回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭61−261974（ＪＰ，Ａ) 特開 平４−117083（ＪＰ，Ａ) 特開 昭60−213174（ＪＰ，Ａ) 特開 平６−22226（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 5/335
Claims (7)
- 【請求項１】 固体撮像素子の撮像出力を１画素ピッチ
に相当する期間だけ遅延する第１の遅延手段と、 前記第１の遅延手段の入力とその出力との減算を行う第
１の減算手段と、 前記第１の減算手段の減算出力に基づいて欠陥画素を検
出する第１の欠陥検出手段と、 前記撮像出力を１水平走査期間だけ遅延する第２の遅延
手段と、 前記第２の遅延手段の入力とその出力との減算を行う第
２の減算手段と、 前記第２の減算手段の減算出力に基づいて欠陥画素を検
出する第２の欠陥検出手段と、 前記第１及び第２の欠陥検出手段の双方によって検出さ
れた欠陥画素に関する欠陥データを記憶保持する記憶手
段と、 前記記憶手段に記憶保持された欠陥データに基づいて欠
陥画素についての撮像出力を補正する補正手段とを備
え、 前記第１及び第２の欠陥検出手段は各々、前記減算出力
のレベルを正負の２つの検出レベルと比較する一対のレ
ベル比較回路を有し、前記第１の欠陥検出手段は、前記一対のレベル比較回路
の各比較出力を１画素ピッチに相当する期間だけラッチ
する一対のラッチ回路と、前記一対のラッチ回路の一方
の入力と他方の出力との論理積をとる一対の論理積回路
とを有し、前記一対の論理積回路の各出力に基づいて前
記欠陥データを得る ことを特徴とする固体撮像素子の欠
陥補正装置。 - 【請求項２】 前記第１の遅延手段は、前記撮像出力を
サンプル／ホールドするサンプル／ホールド回路からな
ることを特徴とする請求項１記載の固体撮像素子の欠陥
補正装置。 - 【請求項３】 前記第１及び第２の欠陥検出手段におけ
る前記２つの検出レベルが可変であることを特徴とする
請求項１記載の固体撮像素子の欠陥補正装置。 - 【請求項４】 前記欠陥データをアドレスデータに変換
して前記記憶手段に記憶するアドレス変換手段を有する
ことを特徴とする請求項１記載の固体撮像素子の欠陥補
正装置。 - 【請求項５】 前記補正手段は、前記欠陥画素について
の撮像出力を１画素前の撮像出力で置換する前置補間、
又は前記欠陥画素についての撮像出力をその前後の画素
についての撮像出力の平均値で置換する平均値補間によ
って補正を行うことを特徴とする請求項１記載の固体撮
像素子の欠陥補正装置。 - 【請求項６】 前記アドレスデータを時間軸上で比較す
ることによって画素欠陥の判定を行う判定手段を有する
ことを特徴とする請求項４記載の固体撮像素子の欠陥補
正装置。 - 【請求項７】 固体撮像素子と、この固体撮像素子の欠
陥画素についての補正をなす欠陥補正装置とを具備し、 前記欠陥補正装置は、 固体撮像素子の撮像出力を１画素ピッチに相当する期間
だけ遅延する第１の遅延手段と、 前記第１の遅延手段の入力とその出力との減算を行う第
１の減算手段と、 前記第１の減算手段の減算出力に基づいて欠陥画素を検
出する第１の欠陥検出手段と、 前記撮像出力を１水平走査期間だけ遅延する第２の遅延
手段と、 前記第２の遅延手段の入力とその出力との減算を行う第
２の減算手段と、 前記第２の減算手段の減算出力に基づいて欠陥画素を検
出する第２の欠陥検出手段と、 前記第１及び第２の欠陥検出手段の双方によって検出さ
れた欠陥画素に関する欠陥データを記憶保持する記憶手
段と、 前記記憶手段に記憶保持された欠陥データに基づいて欠
陥画素についての撮像出力を補正する補正手段とを備
え、 前記第１及び第２の欠陥検出手段は各々、前記減算出力
のレベルを正負の２つの検出レベルと比較する一対のレ
ベル比較回路を有し、前記第１の欠陥検出手段は、前記一対のレベル比較回路
の各比較出力を１画素ピッチに相当する期間だけラッチ
する一対のラッチ回路と、前記一対のラッチ回 路の一方
の入力と他方の出力との論理積をとる一対の論理積回路
とを有し、前記一対の論理積回路の各出力に基づいて前
記欠陥データを得る ことを特徴とする固体撮像装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19617692A JP3216244B2 (ja) | 1992-06-29 | 1992-06-29 | 固体撮像素子の欠陥補正装置及び固体撮像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19617692A JP3216244B2 (ja) | 1992-06-29 | 1992-06-29 | 固体撮像素子の欠陥補正装置及び固体撮像装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0622227A JPH0622227A (ja) | 1994-01-28 |
| JP3216244B2 true JP3216244B2 (ja) | 2001-10-09 |
Family
ID=16353469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19617692A Expired - Fee Related JP3216244B2 (ja) | 1992-06-29 | 1992-06-29 | 固体撮像素子の欠陥補正装置及び固体撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3216244B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3984936B2 (ja) | 2003-08-08 | 2007-10-03 | キヤノン株式会社 | 撮像装置および撮像方法 |
-
1992
- 1992-06-29 JP JP19617692A patent/JP3216244B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0622227A (ja) | 1994-01-28 |
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