JPH06292201A - 画像表示装置の画像データ処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 画像表示装置の表示画像を安定させ、しかも
画像表示速度を向上させる。 【構成】 画像データ処理装置は、コンピュータ合成に
よる画像を表示するための画像表示装置用のものであ
る。この画像データ処理装置では、合成された画像デー
タを記憶するためのマルチポートＲＡＭ２１〜２３のう
ちから表示画像データを読み出す画像データ読出手段
と、マルチポートＲＡＭ２１〜２３のうちの残りに対し
合成画像データを更新する画像データ更新手段とが設け
られている。さらに、処理対象更新手段が、画像データ
読出手段の読み出し元と画像データ更新手段の更新先と
を、マルチポートＲＡＭ２１〜２３間で交互に変更す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像データ処理装置、
特に、コンピュータ合成による画像を表示するための画
像表示装置の画像データ処理装置に関する。

【０００２】

【従来の技術】自動化機器においては対象物の情報を取
り出すことが不可欠であり、そのため画像処理により画
像認識が行えるようにした画像認識装置が広く用いられ
ている。この種の画像認識装置では、ＴＶカメラ（ＣＣ
Ｄや撮像管等を含む）の映像をディジタル信号化して２
値画像とし、その画像データを用いて測長、面積計測、
物体の有無判別等を行う。また、得られた２値画像及び
指標となる座標軸等を合成してＣＲＴ等のディスプレイ
に表示する。

【０００３】ここでは、ディスプレイ上に表示された画
像の更新を高速で行う必要がある。表示された画像の更
新を行う構成として、従来次のものが知られている。 グラフィック用メモリの書換えを、ＣＰＵの都合を
優先して行う。 ＣＲＴのブランキング期間等、表示に乱れを生じさ
せない期間にのみ画像メモリの書換えを行う。 表示時間と書換え時間とを交互に設定して、表示時
間内では画像メモリからの読み出しのみを行い、書換え
時間内には画像メモリへの書き込みのみを行う。

【０００４】

【発明が解決しようとする課題】前記の構成では、画
像メモリの書換え途中でも画像情報が画像メモリから読
み出されて表示されるため、表示画像に乱れが生じる。
前記の構成では、画像書換えの速度が遅くなる。前記
の構成では、ＣＰＵと表示回路とを同期させて駆動す
る必要があり、ＣＰＵの種類やクロック周波数が制限さ
れ、ＣＰＵの最大能力を発揮させることが難しくなる。

【０００５】本発明の目的は、画像表示装置の表示画像
を安定させ、しかも画像表示処理速度を向上させること
にある。

【０００６】

【課題を解決するための手段】本発明に係る画像データ
処理装置は、コンピュータ合成による画像を表示するた
めの画像表示装置の画像データ処理装置である。この画
像データ処理装置は、合成された画像データを記憶する
ための第１及び第２画像データ記憶手段と、画像データ
記憶手段のうちの一方から表示画像データを読み出す画
像データ読出手段と、画像データ記憶手段のうちの残り
の合成画像データを更新する画像データ更新手段と、処
理対象変更手段とを備えている。前記処理対象変更手段
は、画像データ読出手段の読み出し元と画像データ更新
手段の更新先とを、第１及び第２画像データ記憶手段間
で交互に変更する手段である。

【０００７】

【作用】本発明に係る画像データ処理装置では、処理対
象変更手段が、画像データ読出手段の読み出し元と画像
データ更新手段の更新先とを、第１及び第２画像データ
記憶手段間で交互に変更する。これにより、たとえば画
像データ読出手段が第１画像データ記憶手段から表示画
像データを読み出している間に、画像データ更新手段が
第２画像データ記憶手段の合成画像データを更新する。
そして、続いて画像データ読出手段が第２画像データ記
憶手段から表示画像データを読み出し、画像データ更新
手段が第１画像データ記憶手段の合成画像データを更新
する。

【０００８】これにより、画像データの読み出し及び更
新を平行して実行でき、しかも読み出し中の画像データ
は読み出し中には変更されないので、画像表示処理速度
が向上するとともに、表示画像が安定する。

【０００９】

【実施例】図１は、本発明の一実施例が採用された画像
認識装置１の一使用状態を示している。図１において、
画像認識装置１は、認識装置本体２と、認識装置本体２
にケーブル３を介して接続されたＣＣＤカメラ４と、認
識装置本体２での処理結果等を表示するためのＣＲＴ５
とを有している。認識装置本体２の前面には操作パネル
８が配置されている。操作パネル８には、モード切り替
えキーやカーソルキー等の種々のキーが配置されてい
る。ＣＣＤカメラ４は、被検査対象の一例としての製品
６を搬送するコンベア７の上方に配置されており、ＣＣ
Ｄカメラ４によって製品６が撮影されるようになってい
る。

【００１０】図２は、認識装置本体２の回路ブロック図
である。図２において、ＣＰＵ１０には、ＣＰＵデータ
バス１１を介して、プログラムＲＯＭ１２と、ＲＡＭ１
３と、通信制御回路１４と、Ｉ／Ｏポート１５とが接続
されている。通信制御回路１４は、外部インターフェイ
スを介して、ロボットハンド等を制御するホストコンピ
ュータ（いずれも図示せず）に接続されている。また、
Ｉ／Ｏポート１５には、操作パネル８が接続されると共
に、後述する制御信号Ｃ１〜Ｃ５の出力ポート及びデー
タ信号Ｄ１〜Ｄ５の入力ポートが設けられている。

【００１１】さらに、ＣＰＵデータバス１１には、グラ
フィックコントローラ１６が接続されている。このグラ
フィックコントローラ１６は、一般的なグラフィック描
画のために、直線，円弧，長方形，楕円その他の座標を
演算し、２次元座標メモリ上の座標を発生させる機能を
備えたＬＳＩである。このグラフィックコントローラ１
６は、ＣＰＵ１０から入力された測定領域の両端アドレ
ス値から、両アドレス値を結ぶ座標値を演算して出力す
ると共に、書き込み同期信号を出力する機能を有してい
る。また、座標値の出力に際しては、時分割でシリアル
及びパラレル両方の座標値を出力する機能を有してい
る。

【００１２】グラフィックコントローラ１６には、アド
レスデータ等を入出力するためのグラフィックコントロ
ーラバス１７を介して画面表示用ＶＲＡＭ１８が接続さ
れている。また、グラフィックコントローラバス１７に
は、文字パターンＲＯＭ１９と、文字表示用マルチポー
トＲＡＭ２０と、グラフィック表示用の第１〜第３マル
チポートＲＡＭ２１，２２，２３と、第１〜第３マルチ
ポートＲＡＭ２１〜２３の入出力を制御するためのグラ
フィックＲＡＭ書換えコントローラ２４とが接続されて
いる。第１〜第３マルチポートＲＡＭ２１，２２，２３
には、グラフィックコントローラ１６からのグラフィッ
クデータ（アドレスデータと同じ）が後述する所定タイ
ミングで入力される。さらに、グラフィックコントロー
ラバス１７には後述するＡＮＤ回路２５の入力端子が接
続されており、同期信号としての書き込み信号がグラフ
ィックコントローラ１６からＡＮＤ回路２５に入力され
るようになっている。

【００１３】書換えコントローラ２４には、ＣＰＵ１０
からのグラフィックＲＡＭ書換え用制御信号Ｃ２が入力
される。制御信号Ｃ２は６ビット信号であり、それぞれ
２ビットずつが第１〜第３マルチポートＲＡＭ２１〜２
３の書き込み／読み出し／消去の指令となる。書換えコ
ントローラ２４では、この制御信号Ｃ２に応じて第１〜
第３マルチポートＲＡＭ２１〜２３の書き込み／読み出
し／消去を制御する。第１〜第３マルチポートＲＡＭ２
１〜２３の出力は、スイッチング回路２６を介して選択
的に画像合成回路２７に出力される。画像合成回路２７
で合成された画像は、ＣＲＴ５に表示される。なお、ス
イッチング回路２６は、ＣＰＵ１０からのグラフィック
ＲＡＭ表示切り替え用制御信号Ｃ３によって切り替えら
れる。

【００１４】一方、ＣＣＤカメラ４からの画像信号は、
明暗補正回路３０を介してコンパレータからなる２値化
回路３１に出力される。２値化回路３１では、電圧可変
型電源３２の電圧が比較電圧として入力され、これによ
って２値化回路３１での比較電位が変更され得る。２値
化回路３１の出力は近傍平均化回路３３を介して、コン
パレータからなる再２値化回路３４に入力される。再２
値化回路３４においては、電圧可変型電源３５の電圧が
比較電位として入力される。

【００１５】再２値化回路３４の出力は、重心／慣性主
軸検出回路３６及びスリーステートバッファ３７に入力
される。重心／慣性主軸検出回路３６では、ＣＣＤカメ
ラ４で撮影された画像データから被検査対象物の重心及
び慣性主軸を演算し、その演算結果を位置情報データ信
号Ｄ５としてＩ／Ｏポート１５に出力し得る。スリース
テートバッファ３７の出力は、画面表示用ＶＲＡＭ１８
にシリアル入力される。画面表示用ＶＲＡＭ１８の書き
込みタイミングとスリーステートバッファ３７の画像デ
ータ出力タイミングとは、画面表示用ＶＲＡＭ１８のＲ
／Ｗポートとスリーステートバッファ３７のアクティベ
ート端子とにＣＰＵ１０からの制御信号Ｃ１が共に同時
に入力されることにより、同期する。なお、信号Ｃ１は
メモリ書き込みコントロール信号である。

【００１６】画面表示用ＶＲＡＭ１８は、たとえば、２
５６ｋワード×４ビット構成の標準ダイナミックＲＡＭ
部と５１２ワード×４ビット構成のＳＡＭ（シリアル・
アクセス・メモリ）部とから構成される１Ｍビットマル
チポートビデオＲＡＭである。この画面表示用ＶＲＡＭ
１８は、ＲＡＭ部及びＳＡＭ部間の双方向データ転送機
能を有している。この画面表示用ＶＲＡＭ１８のシリア
ル入出力ポートにはスリーステートバッファ３７の出力
端子が接続されており、パラレル出力ポートには上述の
ＡＮＤ回路２５の入力ポートと、個数カウンタ４０の入
力ポートと、エッジ検出回路４１の入力ポートとが接続
されている。ＡＮＤ回路２５の出力ポートには、画素数
カウンタ４２の入力ポートと、長さカウンタ４３のクロ
ック（ＣＬＫ）ポートとが接続されている。

【００１７】個数カウンタ４０は、画面表示用ＶＲＡＭ
１８から出力された画素データの連続した集合体の個数
をカウントする回路である。個数カウンタ４０のカウン
ト結果は、個数データ信号Ｄ２としてＩ／Ｏポート１５
に出力され得る。画素数カウンタ４２は、画面表示用Ｖ
ＲＡＭ１８からの画素データと、グラフィックコントロ
ーラ１６から出力されるカウントタイミング信号として
の書き込み信号とから、ＡＮＤ回路２５を介して画素数
をカウントし、そのカウント結果をＩ／Ｏポート１５に
総画素数データ信号Ｄ１として出力し得る。

【００１８】なお、エッジ検出回路４１の出力は、長さ
カウンタ４３のリセット（ＲＥＳＥＴ）ポートに出力さ
れる。長さカウンタ４３の出力は、ＦＩＦＯメモリ４４
を介し、各エッジ間の画素数データ列に相当するデータ
信号Ｄ４としてＩ／Ｏポート１５に出力される。スリー
ステートバッファ３７の出力は、画面表示用ＶＲＡＭ１
８だけでなく、画像合成回路２７にも出力され、さらに
標準パターンメモリ５０のデータ入力ポートと排他的Ｏ
Ｒ回路５１の入力端子とにも出力され得る。標準パター
ンメモリ５０には、パターンマッチングＲＡＭアドレス
発生回路５２からアドレス指定がなされるようになって
いる。また、ＣＰＵ１０からのパターンメモリ書き込み
コントロール用制御信号Ｃ５が、Ｉ／Ｏポート１５を介
して標準パターンメモリ５０のＲ／Ｗポートに入力され
るようになっている。ＲＡＭアドレス発生回路５２に
は、パターン読み書き位置補正データとしてＣＰＵ１０
から出力された制御信号Ｃ４がＩ／Ｏポート１５を介し
て入力される。標準パターンメモリ５０の１ビットデー
タは、排他的ＯＲ回路５１の他方の入力端子に入力され
る。排他的ＯＲ回路５１の出力は、ノイズフィルタ５３
を介してカウンタ５４に入力される。カウンタ５４での
カウント結果は、ミスマッチング数に相当するデータ信
号Ｄ３としてＩ／Ｏポート１５に入力され得る。

【００１９】次に、上述の画像認識装置１の動作を、主
としてラインセンサ機能に着目して説明する。この画像
認識装置１では、認識動作に先立って、操作パネル８か
ら種々の所望値が入力される。そして、測定・認識動作
を開始すると、ＣＣＤカメラ４により製品６が撮影され
る。得られた画像データは、明暗補正回路３０を介して
２値化回路３１で２値化され、さらに近傍平均化回路３
３を介して再２値化回路３４で２値化される。２値化さ
れた画像データは、重心／慣性主軸検出回路３６に入力
されて重心及び慣性主軸の演算の基礎データとされると
ともに、スリーステートバッファ３７にも出力される。

【００２０】一方、ＣＰＵ１０からの制御信号Ｃ１に従
って、画像表示用ＶＲＡＭ１８とスリーステートバッフ
ァ３７とが同期して駆動され、画面表示用ＶＲＡＭ１８
に２値画像データがシリアル入力される。また、２値画
像データは画像合成回路２７を介してＣＲＴ５に表示さ
れる。さらに２値画像データは標準パターンメモリ５０
と排他的ＯＲ回路５１とにも入力され、パターンマッチ
ング処理の基礎データとして用いられる。

【００２１】予め設定された検査ライン上における画像
の長さ及び画素数を検出する動作（ラインセンサ機能）
は、次のように実行される。その場合のＣＰＵ１０の処
理を示す図３において、ステップＳ１では処理の初期段
階としての種々の設定処理が行われる。ここでは、第１
〜第３マルチポートＲＡＭ２１〜２３の内容を消去す
る。この消去においては、第１〜第３マルチポトーＲＡ
Ｍ２１〜２３を消去する旨の信号がグラフィックＲＡＭ
書換え用制御信号Ｃ２として書換えコントローラ２４に
入力され、書換えコントローラ２４によって第１〜第３
マルチポートＲＡＭ２１〜２３の表示用アドレスのすべ
てに「０」がセットされることにより消去が行われる。
また、ここでは、グラフィックコントローラ１６に出力
する検査ラインの両端（始点及び終点）の座標値を演算
する。

【００２２】ステップＳ２では、グラフィックコントロ
ーラ１６に対し検査ラインの始点及び終点のアドレスを
出力する。ステップＳ２の処理が終われば、スキャンテ
ーブル形式で、ステップＳ３、ステップＳ４またはステ
ップＳ５のいずれかを実行する。ここでは、最初の段階
でステップＳ３実行するが、次にステップＳ２の処理が
終了した段階ではステップＳ４を実行し、さらにその次
にはステップＳ５を実行することになる。ステップＳ５
の次には再びステップＳ３が実行される。

【００２３】ステップＳ３では、グラフィックＲＡＭ書
換え用制御信号Ｃ２として、第１マルチポートＲＡＭ２
１に描画を行い、第２マルチポートＲＡＭ２２を消去
し、第３マルチポートＲＡＭ２３を表示に使用するとい
う指令を書換えコントローラ２４に出力する。書換えコ
ントローラ２４では、グラフィックＲＡＭ書換え用制御
信号Ｃ２の内容に従って、各マルチポートＲＡＭ２１〜
２３をコントロールする。また、制御信号Ｃ２の出力と
共に、グラフィックＲＡＭ表示切り替え用制御信号Ｃ３
を出力してスイッチング回路２６を切り替え、第３マル
チポートＲＡＭ２３を画像合成回路２７に接続する。

【００２４】ステップＳ４では、第１マルチポートＲＡ
Ｍ２１を表示に使用し、第２マルチポートＲＡＭ２２に
描画を行い、第３マルチポートＲＡＭ２３を消去すると
いう指令を、グラフィックＲＡＭ書換え用制御信号Ｃ２
として書換えコントローラ２４に出力する。これに応
じ、書換えコントローラ２４は各マルチポートＲＡＭ２
１〜２３をコントロールする。また、制御信号Ｃ２の出
力に伴い、グラフィックＲＡＭ表示切り替え用制御信号
Ｃ３を出力してスイッチング回路２６を切り替え、第１
マルチポートＲＡＭ２１を画像合成回路２７に接続す
る。

【００２５】ステップＳ５では、第１マルチポートＲＡ
Ｍ２１を消去し、第２マルチポートＲＡＭ２２を表示に
使用し、第３マルチポートＲＡＭ２３を描画するという
指令をグラフィックＲＡＭ書換え用制御信号Ｃ２として
書換えコントローラ２４に出力する。これに応じ、書換
えコントローラ２４は各マルチポートＲＡＭ２１〜２３
をコントロールする。制御信号Ｃ２の出力に伴い、グラ
フィックＲＡＭ表示切り替え用制御信号Ｃ３を出力して
スイッチング回路２６を切り替え、第２マルチポートＲ
ＡＭ２２を画像合成回路２７に接続する。

【００２６】一方、始点及び終点のアドレスデータを受
けたグラフィックコントローラ１６では、アドレス出力
を画面表示用ＶＲＡＭ１８に対し行うと共に、マルチポ
ートＲＡＭ２１〜２３のうち描画状態にあるものに対し
てもアドレス出力を行う。ここでは、ＣＰＵ１０から指
令された始点及び終点で決定される検査ライン上におい
て始点から終点に向けて変化するアドレスを、画面表示
用ＶＲＡＭ１８と、描画状態にあるマルチポートＲＡＭ
２１〜２３とに順次出力する。また、それに同期して、
グラフィックコントローラ１６からＡＮＤ回路２５に対
し書き込み信号を出力する。アドレス指定された画面表
示用ＶＲＡＭ１８では、対応するアドレスのデータを、
ＡＮＤ回路２５に対し出力する。

【００２７】ステップＳ３〜Ｓ５のいずれかの処理を終
えたＣＰＵ１０は、ステップＳ６の処理を実行する。ス
テップＳ６では、次回の始点及び終点の演算等、種々の
処理を行う。ここでは、ＣＰＵ１０は、処理ラインの始
点及び終点のアドレスをグラフィックコントローラ１６
に出力し、かつ制御信号Ｃ２，Ｃ３をそれぞれ出力する
だけで、ラインセンサの機能を実現する上での他の煩雑
な処理を行う必要がないため、全体としての画像認識サ
イクルタイムが短縮でき、かつ認識自由度が高まる。

【００２８】ステップＳ７では、マルチポートＲＡＭ２
１〜２３に対するグラフィックコントローラ１６による
描画が完了したか否かを判断する。描画が完了すればス
テップＳ８に移行する。ステップＳ８では、操作パネル
８を介してラインセンサ処理の終了が指令されたか否か
を判断する。検査終了の指令がなされていなければステ
ップＳ９に移行する。操作パネル８から検査終了の指令
がなされれば、ステップＳ８での判断がＹｅｓとなり、
ラインセンサ処理は終了する。

【００２９】ステップＳ９では、ＣＰＵ１０の割り込み
端子に垂直同期信号が入力されるのを待つ。ここでは、
ステップＳ７において描画の終了を確認した後、ステッ
プＳ９で垂直同期信号の入力を待つ構成となっているの
で、描画の終了が速ければ連続的にすべての垂直同期信
号をステップＳ９で検出できるが、描画の終了が遅けれ
ば描画終了前の垂直同期信号は検出されない。このた
め、描画の終了前に表示メモリを切り替えることがない
ので、描画途中の不完全な画像が表示されてしまうこと
はない。

【００３０】垂直同期信号がＣＰＵ１０に入力されれ
ば、ステップＳ１０に移行する。ステップＳ１０では、
個数カウンタ４０及び画素数カウンタ４２のカウント結
果をデータ信号Ｄ２及びデータ信号Ｄ１として読み出
す。読み出されたカウント値は、次回に実行されるステ
ップＳ６において、形状チェック、寸法チェック、数量
カウント等の基礎データとして使用される。

【００３１】図４に処理画像の一例を示す。このような
四角形の画像（斜線部分）を処理する場合において、検
査ラインの始点がＡ、終点がＢであるとすると、グラフ
ィックコントローラ１６からは、画面表示用ＶＲＡＭ１
８とマルチポートＲＡＭ２１〜２３のいずれかとに、始
点がＡで終点がＢとなるアドレスが順次出力される。こ
れにより、画面表示用ＶＲＡＭ１８からは（ａ）のよう
な画像データが出力される。一方、マルチポートＲＡＭ
２１〜２３のうち描画状態にあるものには、検査ライン
Ａ−Ｂが描画される。一方、グラフィックコントローラ
１６からのアドレス指定に同期して出力される書き込み
信号はＡＮＤ回路２５に（ｂ）のように入力される。こ
れにより、画面表示用ＶＲＡＭ１８からの出力を直接受
ける個数カウンタ４０では（ｃ）のような信号を受ける
ことになり、またＡＮＤ回路２５の出力を受ける画素数
カウンタ４２では（ｄ）のような信号を受けることにな
る。図４の例では、個数カウンタ４０で「１」がカウン
トされ、画素数カウンタ４２では検査ラインＡ−Ｂ上の
画像領域内における画素数がカウントされる。個数カウ
ンタ４０及び画素数カウンタ４２でのカウント結果は、
それぞれデータ信号Ｄ２及びデータ信号Ｄ１としてＣＰ
Ｕ１０における演算の基礎とされる。

【００３２】一方、画像合成回路２７には、四角形の画
像（図４の斜線部分）と共に、マルチポートＲＡＭ２１
〜２３からスイッチング回路２６を介して検査ラインＡ
−Ｂの画像が入力される。この結果、ＣＲＴ５には四角
形の画像（図４の斜線部分）と検査ラインＡ−Ｂとが合
成されて表示される。 〔他の実施例〕前記実施例では、３個のマルチポートＲ
ＡＭ２１〜２３を用いて描画／表示／消去をそれぞれ行
うようにしたが、２個のマルチポートＲＡＭを用いて本
発明を実施してもよい。この場合には、２個のマルチポ
ートＲＡＭを、表示用と書換え（消去を含む）用とで交
互に切り替えることにより、本発明を実施する。

【００３３】

【発明の効果】本発明に係る画像データ処理装置では、
処理対象変更手段が、画像データ読出手段の読み出し元
と画像データ更新手段の更新先とを第１及び第２画像デ
ータ記憶手段間で交互に変更するので、表示画像が安定
し、しかも画像表示速度を向上できる。

【図面の簡単な説明】

【図１】本発明の一実施例が採用された画像認識装置の
斜視概略図。

【図２】その画像認識装置の回路ブロック図。

【図３】そのラインセンサ処理の制御フローチャート。

【図４】ラインセンサ処理時のタイミングチャート。

【符号の説明】

１ 画像認識装置 ５ ＣＲＴ １６ グラフィックコントローラ ２１〜２３ マルチポートＲＡＭ ２４ 書換えコントローラ ２６ スイッチング回路 Ｃ２ グラフィックＲＡＭ書換え用制御信号 Ｃ３ グラフィックＲＡＭ表示切り替え用制御信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】コンピュータ合成による画像を表示するた
   めの画像表示装置の画像データ処理装置であって、 合成された画像データを記憶するための第１及び第２画
   像データ記憶手段と、 前記画像データ記憶手段のうちの一方から表示画像デー
   タを読み出す画像データ読出手段と、 前記画像データ記憶手段のうちの残りの合成画像データ
   を更新する画像データ更新手段と、 前記画像データ読出手段の読み出し元と画像データ更新
   手段の更新先とを、前記第１及び第２画像データ記憶手
   段間で交互に変更する処理対象変更手段と、 を備えた画像表示装置の画像データ処理装置。