JPH05282451A - 画像認識装置用パターンマッチング検出装置 - Google Patents

Abstract

(57)【要約】 【目的】 画像認識装置におけるパターンマッチング検
査の精度を向上させる。 【構成】 画像認識装置１用のパターンマッチング検出
装置は、撮影により得られた検出画像パターンと予め決
定された標準画像パターンとを比較する。この検出装置
は、画面表示用ＶＲＡＭ１８と標準パターンメモリ５０
と排他的ＯＲ回路５１とからなる画素比較手段と、ノイ
ズフィルタ５３からなるフィルタリング手段とを有して
いる。画素比較手段は、検出画像パターンと標準画像パ
ターンとに関し、対応する１対の画素データの一致を判
断し、その判断結果を予備判断結果として出力して行
く。また、フィルタリング手段は、画素比較手段から予
備判断結果を受け、或る画素についての予備判断結果に
対しその周囲の画素についての予備判断結果により空間
フィルタ処理を行い、その処理結果を出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パターンマッチング検
出装置、特に、撮影により得られた画像データを画素単
位で取扱い画像認識を行う画像認識装置用のパターンマ
ッチング検出装置に関する。

【０００２】

【従来の技術】自動化機器においては対象物の情報を取
り出すことが不可欠であり、そのため画像処理により画
像認識が行えるようにした画像認識装置が広く用いられ
ている。この種の画像認識装置では、ＴＶカメラ（ＣＣ
Ｄや撮像管等を含む）の映像をディジタル映像化して２
値画像とし、その画像データを用いて被測定物が基準形
状と一致しているか否か等の判断を行う。

【０００３】形状の判断を行う従来の画像認識装置で
は、基準となる標準画像パターンと検査対象の検出画像
パターンとから対応の画像データを画素単位で読み出
し、両者を比較することにより画像パターンの一致程度
を検査する。

【０００４】

【発明が解決しようとする課題】ＴＶカメラで撮影され
た画像データの輪郭線部分は、電気的ノイズや証明の揺
らぎ等により常に細かく変動している。このため、前記
従来の構成のように標準画像パターンと検出画像パター
ンとから対応の画素データを取り出して単純に比較する
だけでは、輪郭線部分で一致しない画素が多く存在する
という、事実に反した検出結果が得られることになる。
このことが、パターンマッチング検査の精度を低下させ
る。

【０００５】本発明の目的は、画像認識装置におけるパ
ターンマッチング検査の精度を向上させることにある。

【０００６】

【課題を解決するための手段】本発明に係るパターンマ
ッチング検出装置は、撮影により得られた検出画像パタ
ーンと予め決定された標準画像パターンとを比較するた
めの画像認識装置用である。この検出装置は、画素比較
手段とフィルタリング手段とを有している。前記画素比
較手段は、検出画像パターンと標準画像パターンとに関
し、対応する１対の画素データの一致を判断し、その判
断結果を予備判断結果として出力して行く手段である。
また、前記フィルタリング手段は、画素比較手段から予
備判断結果を受け、或る画素についての予備判断結果に
対しその周囲の画素についての予備判断結果により空間
フィルタ処理を行い、その処理結果を出力する手段であ
る。

【０００７】

【作用】本発明に係るパターンマッチング検出装置で
は、画素比較手段が、検出画像パターンと標準画像パタ
ーンとに関し、対応する１対の画素データの一致を判断
し、その判断結果を予備判断結果として出力して行く。
そして、フィルタリング手段が、画素比較手段から予備
判断結果を受け、或る画素についての予備判断結果に対
しその周囲の画素についての予備判断結果により空間フ
ィルタ処理を行い、その処理結果を出力する。

【０００８】この結果、電気的ノイズや証明の揺らぎ等
により常に細かく変動している画像データの輪郭線部分
の不規則な変動が抑制され、輪郭線部分での事実に反す
る画素データの不一致の検出頻度が低下する。これによ
り、画像認識装置におけるパターンマッチング検査の精
度が向上する。

【０００９】

【実施例】図１は、本発明の一実施例が採用された画像
認識装置１の一使用状態を示している。図１において、
画像認識装置１は、認識装置本体２と、認識装置本体２
にケーブル３を介して接続されたＣＣＤカメラ４と、認
識装置本体２での処理結果等を表示するためのＣＲＴ５
とを有している。認識装置本体２の前面には操作パネル
８が配置されている。操作パネル８には、モード切替え
キーやカーソルキー等の種々のキーが配置されている。
ＣＣＤカメラ４は、被検査対象の一例としての製品６を
搬送するコンベア７の上方に配置されており、ＣＣＤカ
メラ４によって製品６が撮影されるようになっている。

【００１０】図２は、認識装置本体２の回路ブロック図
である。図２において、ＣＰＵ１０には、ＣＰＵデータ
バス１１を介して、プログラムＲＯＭ１２と、ＲＡＭ１
３と、通信制御回路１４と、Ｉ／Ｏポート１５とが接続
されている。通信制御回路１４は、外部インターフェイ
スを介してロボットハンド等を制御するホストコンピュ
ータ（いずれも図示せず）に接続されている。また、Ｉ
／Ｏポート１５には、操作パネル８が接続されるととも
に、後述する制御信号Ｃ１〜Ｃ５の出力ポート及びデー
タ信号Ｄ１〜Ｄ５の入力ポートが設けられている。

【００１１】さらに、ＣＰＵデータバス１１には、グラ
フィックコントローラ１６が接続されている。このグラ
フィックコントローラ１６は、ＣＰＵ１０から入力され
た測定領域の両端アドレス値から、両アドレス値を結ぶ
座標値を演算して出力するとともに、書き込み同期信号
を出力する機能を有している。また、座標値の出力に際
しては、時分割でシリアル及びパラレル両方の座標値を
出力する機能を有している。

【００１２】グラフィックコントローラ１６には、アド
レスデータ等を入出力するためのグラフィックコントロ
ーラバス１７を介して画面表示用ＶＲＡＭ１８が接続さ
れている。また、グラフィックコントローラバス１７に
は、文字パターンＲＯＭ１９と、文字表示用マルチポー
トＲＡＭ２０と、グラフィック表示用の第１〜第３マル
チポートＲＡＭ２１，２２，２３と、第１〜第３マルチ
ポートＲＡＭ２１〜２３の出力を制御するためのグラフ
ィックＲＡＭ書換えコントローラ２４とが接続されてい
る。さらに、グラフィックコントローラバス１７には後
述するＡＮＤ回路２５の入力端子が接続されており、同
期信号としての書き込み信号がグラフィックコントロー
ラ１６からグラフィックコントローラバス１７を介して
ＡＮＤ回路２５に入力されるようになっている。

【００１３】書換えコントローラ２４には、ＣＰＵ１０
からのグラフィックＲＡＭ書換え用制御信号Ｃ２が入力
され、その制御信号Ｃ２に応じて書換えコントローラ２
４が第１〜第３マルチポートＲＡＭ２１〜２３の書き込
み／読み出し／消去を制御する。第１〜第３マルチポー
トＲＡＭ２１〜２３の出力は、スイッチング回路２６を
介して選択的に画像合成回路２７に出力されるようにな
っている。画像合成回路２７で合成された画像は、ＣＲ
Ｔ５に表示される。なお、スイッチング回路２６は、Ｃ
ＰＵ１０からのグラフィックＲＡＭ表示切替え用制御信
号Ｃ３によって切り替えられる。

【００１４】一方、ＣＣＤカメラ４からの画像信号は、
明暗補正回路３０を介してコンパレータからなる２値化
回路３１に出力される。２値化回路３１では、電圧可変
型電源３２の電圧が比較電圧として入力され、これによ
って２値化回路３１での比較電位が変更され得る。２値
化回路３１の出力は、近傍平均化回路３３を介してコン
パレータからなる再２値化回路３４に入力される。再２
値化回路３４においては、電圧可変型電源３５の電圧が
比較電位として入力される。

【００１５】再２値化回路３４の出力は、重心／慣性主
軸検出回路３６及びスリーステートバッファ３７に入力
される。重心／慣性主軸検出回路３６では、ＣＣＤカメ
ラ４で撮影された画像データから被検査対象物の重心及
び慣性主軸を演算し、その演算結果を位置情報データ信
号Ｄ５としてＩ／Ｏポート１５に出力し得る。スリース
テートバッファ３７の出力は、画面表示用ＶＲＡＭ１８
にシリアル入力される。画面表示用ＶＲＡＭ１８の書き
込みタイミングとスリーステートバッファ３７の画像デ
ータ出力タイミングとは、画面表示用ＶＲＡＭ１８のＲ
／Ｗポートとスリーステートバッファ３７のアクティベ
ート端子とにＣＰＵ１０からの制御信号Ｃ１が共に同時
に入力されることにより、同期する。なお、信号Ｃ１は
メモリ書き込みコントロール信号である。

【００１６】画面表示用ＶＲＡＭ１８は、たとえば、２
５６ｋワード×４ビット構成の標準ダイナミックＲＡＭ
部と５１２ワード×４ビット構成のＳＡＭ（シリアル・
アクセス・メモリ）部とから構成される１Ｍビットマル
チポートビデオＲＡＭである。この画面表示用ＶＲＡＭ
１８は、ＲＡＭ部及びＳＡＭ部間の双方向データ転送機
能を有している。この画面表示用ＶＲＡＭ１８のシリア
ル入出力ポートにはスリーステートバッファ３７の出力
端子が接続されており、パラレル出力ポートには上述の
ＡＮＤ回路２５の入力ポートと、個数カウンタ４０の入
力ポートと、エッジ検出回路４１の入力ポートとが接続
されている。ＡＮＤ回路２５の出力ポートには、画素数
カウンタ４２の入力ポートと、長さカウンタ４３のクロ
ック（ＣＬＫ）ポートとが接続されている。

【００１７】個数カウンタ４０は、画面表示用ＶＲＡＭ
１８から出力された画素データの連続した集合体の個数
をカウントする回路である。個数カウンタ４０のカウン
ト結果は、個数データ信号Ｄ２としてＩ／Ｏポート１５
に出力され得る。画素数カウンタ４２は、画面表示用Ｖ
ＲＡＭ１８からの画素データと、グラフィックコントロ
ーラ１６から出力されるカウントタイミング信号として
の書き込み信号とから、ＡＮＤ回路２５を介して画素数
をカウントし、そのカウント結果をＩ／Ｏポート１５に
総画素数データ信号Ｄ１として出力し得る。

【００１８】なお、エッジ検出回路４１の出力は、長さ
カウンタ４３のリセット（ＲＥＳＥＴ）ポートに出力さ
れる。長さカウンタ４３の出力は、ＦＩＦＯメモリ４４
を介し、各画素間の画素数データ列に相当するデータ信
号Ｄ４としてＩ／Ｏポート１５に出力される。また、画
面表示用ＶＲＡＭ１８のシリアル出力は、標準パターン
メモリ５０のデータ入力ポートと排他的ＯＲ回路５１の
入力端子とに出力され得る。標準パターンメモリ５０に
は、パターンマッチングＲＡＭアドレス発生回路５２か
らアドレス指定がなされるようになっている。また、Ｃ
ＰＵ１０からのパターンメモリ書き込みコントロール用
制御信号Ｃ５が、Ｉ／Ｏポート１５を介して標準パター
ンメモリ５０のＲ／Ｗポートに入力される。ＲＡＭアド
レス発生回路５２には、パターン読み書き位置補正デー
タとしてＣＰＵ１０から出力された制御信号Ｃ４がＩ／
Ｏポート１５を介して入力される。標準パターンメモリ
５０の１ビットデータは、排他的ＯＲ回路５１の他方の
入力端子に入力される。排他的ＯＲ回路５１の出力は、
ノイズフィルタ５３を介してカウンタ５４に入力され
る。カウンタ５４でのカウント結果は、ミスマッチング
数に相当するデータ信号Ｄ３としてＩ／Ｏポート１５に
出力され得る。

【００１９】パターンマッチングＲＡＭアドレス発生回
路５２は、図３に示す構成を有している。図３におい
て、アドレス発生回路５２は第１〜第４ラッチ回路６１
〜６４を有している。第１ラッチ回路６１及び第３ラッ
チ回路６３には、ラッチタイミング信号として水平同期
信号Ｈが入力される。また、第２ラッチ回路６２及び第
４ラッチ回路６４には、画素読み出しタイミングに相当
するクロック信号ＣＬＫが入力される。

【００２０】第１ラッチ回路６１の入力部には、スイッ
チ６５を介して加算器６６の出力部と、初期値ＸＩ転送
部６７とに選択的に接続され得るようになっている。第
１ラッチ回路６１の出力部は、スイッチ６８を介して第
２ラッチ回路６２の入力部に接続され得ると共に、加算
器６６の一方の入力部に接続されている。加算器６６の
他方の入力部は、Ｘ座標の垂直方向の変化量ΔＶＸを記
憶するためのポート６９に接続されている。ポート６９
には、ＣＰＵ１０からの制御信号Ｃ４の一部としての変
化量ΔＶＸが入力される。また、初期値ＸＩ転送部６７
には、ＣＰＵ１０からの制御信号Ｃ４の一部としての初
期値ＸＩが出力される。

【００２１】Ｘ座標の水平方向の変化量ΔＨＸを記憶す
るためのポート７０が、ポート６９と同様にＣＰＵ１０
に接続されている。ポート７０の出力と第２ラッチ回路
６２の出力とは、加算器７１に入力される。加算器７１
の出力は、スイッチ６８を介して第２ラッチ回路６２に
入力され得る。第２ラッチ回路６２の出力は、また、Ｘ
座標として標準パターンメモリ５０に出力される。

【００２２】第３ラッチ回路６３の入力部には、スイッ
チ７２を介して加算器７３の出力部と、初期値ＹＩ転送
部７４とに選択的に接続され得るようになっている。第
３ラッチ回路６３の出力部は、スイッチ７５を介して第
４ラッチ回路６４の入力部に接続され得ると共に、加算
器７３の一方の入力部に接続されている。加算器７３の
他方の入力部は、Ｙ座標の垂直方向の変化量ΔＶＹを記
憶するためのポート７６に接続されている。ポート７６
には、ＣＰＵ１０からの制御信号Ｃ４の一部としての変
化量ΔＶＹが入力される。また、初期値ＹＩ転送部７４
には、ＣＰＵ１０からの制御信号Ｃ４の一部としての初
期値ＹＩが出力される。

【００２３】Ｙ座標の水平方向の変化量ΔＨＹを記憶す
るためのポート７７が、ポート７６と同様にＣＰＵ１０
に接続されている。ポート７７の出力と第４ラッチ回路
６４の出力とは、加算器７８に入力される。加算器７８
の出力は、スイッチ７５を介して第４ラッチ回路６４に
入力され得る。第４ラッチ回路６４の出力は、また、Ｙ
座標として標準パターンメモリ５０に出力される。

【００２４】標準パターンメモリ５０からの画素データ
出力と画面表示用ＶＲＡＭ１８からの対応画素データ出
力とは排他的ＯＲ回路５１に入力され、両画素データが
不一致の場合にのみ排他的ＯＲ回路５１からノイズフィ
ルタ５３にＨ出力がなされる。図４に示すように、ノイ
ズフィルタ５３は、それぞれシフトレジスタからなる１
ライン遅延回路７０及び１画素遅延回路７１，７２と、
ＡＮＤ回路７３とを有している。ＡＮＤ回路７３におい
て、入力ポートａには（１ライン＋１画素）遅延した画
素データが入力され、入力ポートｂには１ライン遅延し
た画素データが入力され、入力ポートｃには１画素遅延
した画素データが入力され、入力ポートｄには遅延のな
い画素データが入力される。

【００２５】カウンタ５４では、ＡＮＤ回路７３からの
出力を受け、各入力ポートａ，ｂ，ｃ，ｄの４画素デー
タの全てが不一致の場合のみカウントアップする。すな
わち、図８に概念的に示す画素群のうち画素Ｄに関する
一致を判断する際には、その周囲の画素Ａ，Ｂ，Ｃに関
する一致も考慮される。そして、４画素全てが不一致の
場合にのみ画素Ｄに関して標準画像パターンと検出画像
パターンとが不一致であると判断する。これによって、
電気的ノイズや証明の揺らぎ等により常に細かく変動し
ている画像データの輪郭線部分の不規則な変動がマスク
され、輪郭線部分での事実に反する画素データの不一致
の検出頻度が低下する。この結果、画像認識装置におけ
るパターンマッチング検査の精度が向上する。

【００２６】次に、上述の画像認識装置１の動作を、主
としてパターンマッチング検出動作に着目して説明す
る。この画像認識装置１では、認識動作に先立って、操
作パネル８から種々の所望値が入力される。そして、パ
ターンマッチング検出動作を行う場合には、操作者によ
りパターンマッチング検出動作開始指令が操作パネル８
を介して行われる。この結果、図５のステップＳ１にお
ける判断がＹｅｓとなり、プログラムはステップＳ２に
移行する。

【００２７】ステップＳ２では、標準画像パターンを画
面表示用ＶＲＡＭ１８に書き込む。ここでは、ＣＣＤカ
メラ４により標準形が撮影され、得られた画像データが
明暗補正回路３０を介して２値化回路３１で２値化さ
れ、さらに近傍平均化回路３３を介して再２値化回路３
４で再び２値化される。２値化された画像データは、重
心／慣性主軸検出装置３６に入力されて重心及び慣性主
軸の演算の基礎データとされるとともに、スリーステー
トバッファ３７にも出力される。

【００２８】一方、ＣＰＵ１０からの制御信号Ｃ１にし
たがって、画像表示用ＶＲＡＭ１８とスリーステートバ
ッファ３７とが同期して駆動され、画面表示用ＶＲＡＭ
１８に２値画像データがシリアル入力される。２値化画
像データが画面表示用ＶＲＡＭ１８にすべて書き込まれ
れば、ステップＳ３に移行する。ステップＳ３では、画
面表示用ＶＲＡＭ１８から標準パターンメモリ５０に画
像データを転送し格納する。

【００２９】次に、ステップＳ４において、重心／慣性
主軸検出回路３６から位置情報データ信号Ｄ５を読み出
し、それに基づいて標準パターンメモリ５０に格納され
た標準画像パターンの重心位置及び慣性主軸を記憶す
る。そして、ステップＳ５において、検査の開始指令を
待つ。操作者により操作パネル８を介して検査開始指令
がなされれば、プログラムはステップＳ６に移行する。
ステップＳ６では、被検査対象の製品６を撮影している
ＣＣＤカメラ４からの画像情報を、標準画像パターンを
得る場合と同様にして画面表示用ＶＲＡＭ１８に記憶す
る。一方、重心／慣性主軸検出回路３６では、被検査対
象としての製品６の重心及び慣性主軸を演算する。重心
／慣性主軸検出回路３６での演算結果は、ステップＳ７
において位置情報データ信号Ｄ５として読み込まれる。
ステップＳ８では、標準画像パターンに関する位置情報
データ信号Ｄ５（ステップＳ４）と、製品６に関する位
置情報データ信号Ｄ５（ステップＳ７）とから、マッチ
ングパラメータを演算する。ここでは、標準画像パター
ンと検出画像パターンの重心位置を一致させ、さらに慣
性主軸を一致させるためのパラメータを演算する。たと
えば、図６に示すように検出画像パターン（実線）と標
準画像パターン（一点鎖線）とがずれていたとすると、
検出画像パターンの第１画素（左上角の画素）の検出画
像パターン上での座標（ＸＩ，ＹＩ）と、検出画像パタ
ーン上での標準画像パターンの水平走査方向の変化量Δ
ＨＸ，ΔＶＸと、垂直操作方向の変化量ΔＨＹ，ΔＶＹ
とを演算する。

【００３０】次に、ステップＳ９において、第１ラッチ
回路６１及び第３ラッチ回路６３に、それぞれ標準画像
パターンの初期値ＸＩ，ＹＩをセットする。これは、ス
イッチ６５，７２を切り替えて、初期値ＸＩ転送部６７
を第１ラッチ回路６１に接続し、初期値ＹＩ転送部７４
を第３ラッチ回路６３に接続することにより達成され
る。ステップＳ１０では、ポート６９，７０，７６及び
７７にそれぞれ変化量ΔＶＸ，ΔＨＸ，ΔＶＹ及びΔＨ
Ｙをセットする。

【００３１】そして、ステップＳ１１において、標準パ
ターンメモリ５０に格納された標準画像パターンと画像
表示用ＶＲＡＭ１８に格納された検出画像パターンとに
関し、それぞれ対応する画素同志での一致／不一致を判
断する。ステップＳ１２では、検出画像パターンと標準
画像パターンとの比較が終了するのを待つ。ここでは、
図６に示すように、垂直ブランキング信号（）の出力
中に、ＣＰＵ１０によりステップＳ９，Ｓ１０のセット
が行われる。次に、水平ブランキング信号（）の出力
中に、スイッチ６８，７５の切替え信号ＨＡが出力され
（）、第２ラッチ回路６２及び第４ラッチ回路６４に
クロック信号（ＣＬＫ）が入力される（）。これによ
り、両ラッチ回路６２，６４には、ラッチ回路６１，６
３にラッチされていた初期値ＸＩ，ＹＩがセットされ
る。

【００３２】一方、第１ラッチ回路６１及び第２ラッチ
回路６３の出力は、それぞれ加算器６６，７３にも入力
される。加算器６６，７３では、その入力値に出力ポー
ト６９，７６に記憶されている変化量ΔＶＸ，ΔＶＹを
加算する。加算結果は、第１ラッチ回路６１及び第２ラ
ッチ回路６３に書き込みタイミング信号Ｈが入力された
とき（）、両ラッチ回路６１，６３に入力される。こ
れによって両ラッチ回路６１，６３は更新される。

【００３３】第２ラッチ回路６２及び第４ラッチ回路６
４の出力は、加算器７１，７８に入力される。そして、
加算器７１，７８では、出力ポート７０，７７からの変
化量ΔＨＸ，ΔＨＹを加算し、その加算結果を第２ラッ
チ回路６２及び第４ラッチ回路６４に出力する。両ラッ
チ回路６２，６４では、クロック信号ＣＬＫを受けるご
とに加算器７１，７８からの値に更新され、その結果、
標準パターンメモリ５０には、検出画像パターン上の比
較対象画素の座標に対応する標準画像パターン上の座標
（Ｘ，Ｙ）が入力されることになる。

【００３４】標準パターンメモリ５０では、信号Ｃ５に
従ったタイミングで、パターンマッチングＲＡＭアドレ
ス発生回路５２によって指定された座標の画素データを
排他的ＯＲ回路５１に出力する。一方、画面表示用ＶＲ
ＡＭ１８からは対応する座標の画素データが排他的ＯＲ
回路５１に入力される。排他的ＯＲ回路５１では、両信
号が不一致の場合のみＨ信号を出力する。排他的ＯＲ回
路５１から出力された信号は、ノイズフィルタ５３に入
力される。

【００３５】ノイズフィルタ５３では、ＡＮＤ回路７３
の入力ポートａに（１ライン＋１画素）遅延した画素デ
ータが入力され、入力ポートｂに１ライン遅延した画素
データが入力され、入力ポートｃに１画素遅延した画素
データが入力され、入力ポートｄに遅延のない画素デー
タが入力される。そして、カウンタ５４では、ＡＮＤ回
路７３からの出力を受け、４画素データの全てが不一致
の場合にのみカウントアップする。すなわち、４画素全
てが不一致の場合にのみ標準画像パターンと検出画像パ
ターンとの間に不一致が存在すると判断する。これによ
って、電気的ノイズや証明の揺らぎ等により常に細かく
変動している画像データの輪郭線部分の不規則な変動が
マスクされ、輪郭線部分での事実に反する画素データの
不一致の検出頻度が低下する。この結果、画像認識装置
におけるパターンマッチング検査の精度が向上する。

【００３６】ステップＳ１２において比較処理が終了し
たと判断されれば、ステップＳ１３に移行する。ステッ
プＳ１３では、カウンタ５４の値をデータ信号Ｄ３とし
て読み込む。ステップＳ１４では、データ信号Ｄ３の値
に基づいて不一致の程度を判断し、それにより撮影され
た製品６が標準パターンと一致するものであるか否かを
判断する。その判断結果は、ステップＳ１５においてＣ
ＲＴ５に表示され、また通信制御回路１４を介してホス
トコンピュータ等に出力される。

【００３７】ステップＳ１６では、検出動作の終了が操
作者により指令されたか否かを判断する。処理の終了で
なければ、再びステップＳ６以下の処理を繰り返す。ス
テップＳ１６での判断がＹｅｓであれば、ここでのパタ
ーンマッチング検出処理を終了する。なお、ノイズフィ
ルタ５３の遅延回路の数を増し、ＡＮＤ回路７３の入力
ポート数を増すことにより、５画素以上の不一致に基づ
いて判断する構成としてもよい。また、２または３画素
の不一致に基づいて判断する構成としてもよい。

【００３８】

【発明の効果】本発明に係るパターンマッチング検出装
置では、フィルタリング手段が、画素比較手段から予備
判断結果を受け、或る画素についての予備判断結果に対
しその周囲の画素についての予備判断結果により空間フ
ィルタ処理を行い、その処理結果を出力する。この結
果、画像データの輪郭線部分の不規則な変動が抑制さ
れ、画像認識装置におけるパターンマッチング検査の精
度が向上する。

【図面の簡単な説明】

【図１】本発明の一実施例が採用された画像認識装置の
斜視概略図。

【図２】その画像認識装置の回路ブロック図。

【図３】そのパターンマッチングＲＡＭアドレス発生回
路の回路ブロック図。

【図４】そのノイズフィルタの回路ブロック図。

【図５】そのパターンマッチング処理の制御フローチャ
ート。

【図６】そのパターンマッチング処理のタイミングチャ
ート。

【図７】そのパターンマッチング処理時の座標の関係を
示すグラフ。

【図８】そのノイズフィルタ処理時の画素の配置を示す
概念図。

【符号の説明】

１ 画像認識装置 １０ ＣＰＵ １８ 画面表示用ＶＲＡＭ ５０ 標準パターンメモリ ５１ 排他的ＯＲ回路 ５２ パターンマッチングＲＡＭアドレス発生回路 ５３ ノイズフィルタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】撮影により得られた検出画像パターンと予
   め決定された標準画像パターンとを比較するための画像
   認識装置用パターンマッチング検出装置であって、 前記検出画像パターンと前記標準画像パターンとに関
   し、対応する１対の画素データの一致を判断し、その判
   断結果を予備判断結果として出力して行く画素比較手段
   と、 前記画素比較手段から前記予備判断結果を受け、或る画
   素についての前記予備判断結果に対しその周囲の画素に
   ついての予備判断結果により空間フィルタ処理を行い、
   その処理結果を出力するフィルタリング手段と、を備え
   た画像認識装置用パターンマッチング検出装置。