JPH06268087A - フラットパッケージ型半導体装置 - Google Patents
フラットパッケージ型半導体装置Info
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- JPH06268087A JPH06268087A JP5449293A JP5449293A JPH06268087A JP H06268087 A JPH06268087 A JP H06268087A JP 5449293 A JP5449293 A JP 5449293A JP 5449293 A JP5449293 A JP 5449293A JP H06268087 A JPH06268087 A JP H06268087A
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- Japan
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- circuit board
- semiconductor device
- package
- electrode leads
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】
【目的】フラットパッケージ（ＦＰ）型高周波トランジ
スタ等のＦＰ型半導体装置を表裏の区別なく回路基板上
に実装できるようにすることにより、回路基板上の導体
膜の短縮およびその半導体装置を含む電子回路の性能の
確保を可能にする。 【構成】ＦＰ型半導体装置の表裏両面と垂直な一対の垂
直面から前記表裏両面と平行に引き出したエミッタ電極
リード、ベース電極リードおよびコレクタ電極リードの
各各が前記表面および裏面の少なくともいずれか一方と
実質的に同一の平面内に先端部をもつようにそれら表面
および裏面の任意の方に向かう折曲部を備える。
スタ等のＦＰ型半導体装置を表裏の区別なく回路基板上
に実装できるようにすることにより、回路基板上の導体
膜の短縮およびその半導体装置を含む電子回路の性能の
確保を可能にする。 【構成】ＦＰ型半導体装置の表裏両面と垂直な一対の垂
直面から前記表裏両面と平行に引き出したエミッタ電極
リード、ベース電極リードおよびコレクタ電極リードの
各各が前記表面および裏面の少なくともいずれか一方と
実質的に同一の平面内に先端部をもつようにそれら表面
および裏面の任意の方に向かう折曲部を備える。
Description
【０００１】
【産業上の利用分野】本発明は回路基板に表面実装され
るフラットパッケージ（ＦＰ）型半導体装置に関し、特
に表裏の区別なく回路基板に表面実装できる高周波トラ
ンジスタなどのＦＰ型半導体装置に関する。
るフラットパッケージ（ＦＰ）型半導体装置に関し、特
に表裏の区別なく回路基板に表面実装できる高周波トラ
ンジスタなどのＦＰ型半導体装置に関する。
【０００２】
【従来の技術】この種の高周波トランジスタは樹脂モー
ルドによりＦＰ状に成型され、その外観は図５の斜視図
で示したとおりとなる。すなわち、平板状パッケージ２
０の表面（土面）２６に垂直な一対の垂直面２４の片方
からエミッタ電極リード２１およびベース電極リード２
２が、他方からコレクタ電極リード２３がそれぞれ表面
２６と平行で垂直面２４と垂直な向きに引き出され、こ
れら電極リード２１，２２、および２３の各各は先端部
に向かって下向き折曲部２８と外向き折曲部２９とを有
する。これらの先端部がパッケージ２０の裏面２５と同
一の平面内または平行な平面内に位置するように上記折
曲部２８および２９の折曲げの度合が調整され回路基板
への実装に適合させてある。このようなＦＰ型高周波ト
ランジスタをセラミック基板などの回路基板に搭載する
にあたっては、上記電極リード２１〜２３の各各と基板
状の所定回路パターンの導体膜とが最短の回路を形成す
るようにそのトランジスタの向きと回路パターンとが選
択される。すなわち、そのトランジスタでエミッタ接地
型増幅回路を形成する例を図６の回路基板レイアウト平
面図を参照して述べると、エミッタ電極リード２１は基
板３０上の接地導体膜３３に、ベース電極リード２２は
入力ストリップライン３１に、コレクタ電極リード２３
は出力ストリップライン３２にそれぞれ接続される。
ルドによりＦＰ状に成型され、その外観は図５の斜視図
で示したとおりとなる。すなわち、平板状パッケージ２
０の表面（土面）２６に垂直な一対の垂直面２４の片方
からエミッタ電極リード２１およびベース電極リード２
２が、他方からコレクタ電極リード２３がそれぞれ表面
２６と平行で垂直面２４と垂直な向きに引き出され、こ
れら電極リード２１，２２、および２３の各各は先端部
に向かって下向き折曲部２８と外向き折曲部２９とを有
する。これらの先端部がパッケージ２０の裏面２５と同
一の平面内または平行な平面内に位置するように上記折
曲部２８および２９の折曲げの度合が調整され回路基板
への実装に適合させてある。このようなＦＰ型高周波ト
ランジスタをセラミック基板などの回路基板に搭載する
にあたっては、上記電極リード２１〜２３の各各と基板
状の所定回路パターンの導体膜とが最短の回路を形成す
るようにそのトランジスタの向きと回路パターンとが選
択される。すなわち、そのトランジスタでエミッタ接地
型増幅回路を形成する例を図６の回路基板レイアウト平
面図を参照して述べると、エミッタ電極リード２１は基
板３０上の接地導体膜３３に、ベース電極リード２２は
入力ストリップライン３１に、コレクタ電極リード２３
は出力ストリップライン３２にそれぞれ接続される。
【０００３】電極リード２１〜２３と接地導体膜３３お
よびストリップライン３１，３２との位置関係を図６の
例のように選べる場合は、このエミッタ接地型増幅回路
の高周波特性が害なわれることはほとんどないが、実際
にはこれら電極リード２１〜２３と接地導体膜３３との
間、またはこれら電極リードとストリップライン３１，
３２との間の位置関係には制約が多い。特に幅の広い接
地導体膜を要する超高周波回路基板へのこの種のトラン
ジスタの搭載においては、そのトランジスタの接地導体
膜に対する向きは選択の余地が少ない。すなわち、上記
図６と同様のレイアウト平面図を示す図７（ａ）に示す
とおり、接地導体膜３３とエミッタ電極リード２２とを
最短に保つためには、入力ストリップライン３１Ａおよ
び出力ストリップライン３２Ａに迂回部を形成する必要
が生ずる。これら迂回部は入出力ストリップライン３１
Ａ，３２Ａのインダクタンスおよび浮遊容量を増大さ
せ、この増幅器の高周波特性を劣化させる。この問題は
パッケージ２０の接地導体膜３３に対する向きを上記図
７（ａ）を逆にして上記迂回部を不要とした図８（ａ）
のレイアウトを採用すれば解消されるが、そのためには
エミッタ電極リード対応の島状の接地導体膜３４を形成
し、スルーホールおよび基板裏面を経て接地導体膜３３
に達する導電部材を別途形成する必要があり回路基板の
加工工程を複雑化する。上記図７（ａ）および図８
（ａ）の回路レイアウト図を参照して述べた従来技術の
上述の問題点はパッケージ２０を回路基板３０の上で裏
返しの形で表面実装できれば実質的に解消される。すな
わち、図５の斜視図における上述の下向き折曲部２８お
よび外向き折曲部２９をそれぞれ逆向きに形成し、裏面
２５が上面で形成するようにパッケージ２０を回路基板
上に搭載することによって電極リード２１，２２および
２３と、接地導体膜３３、入力ストリップライン３１／
３１Ａ、および出力ストリップライン３２／３２Ａとの
接続はそれぞれ図７（ｂ）および図８（ｂ）に示す回路
レイアウトのとおり短縮され、上記インダクタンスおよ
び浮遊容量の増大が回避される。しかし、この電極リー
ドの折曲げ加工は、特開平２−２８１７４８にも説明さ
れているとおり、治工具や加工装置の使用を伴う精密な
折曲げ加工工程を必要とし、しかも電極リード破損を伴
うので回路基板へのパッケージ搭載・組込みの段階で行
うことはほとんど不可能である。
よびストリップライン３１，３２との位置関係を図６の
例のように選べる場合は、このエミッタ接地型増幅回路
の高周波特性が害なわれることはほとんどないが、実際
にはこれら電極リード２１〜２３と接地導体膜３３との
間、またはこれら電極リードとストリップライン３１，
３２との間の位置関係には制約が多い。特に幅の広い接
地導体膜を要する超高周波回路基板へのこの種のトラン
ジスタの搭載においては、そのトランジスタの接地導体
膜に対する向きは選択の余地が少ない。すなわち、上記
図６と同様のレイアウト平面図を示す図７（ａ）に示す
とおり、接地導体膜３３とエミッタ電極リード２２とを
最短に保つためには、入力ストリップライン３１Ａおよ
び出力ストリップライン３２Ａに迂回部を形成する必要
が生ずる。これら迂回部は入出力ストリップライン３１
Ａ，３２Ａのインダクタンスおよび浮遊容量を増大さ
せ、この増幅器の高周波特性を劣化させる。この問題は
パッケージ２０の接地導体膜３３に対する向きを上記図
７（ａ）を逆にして上記迂回部を不要とした図８（ａ）
のレイアウトを採用すれば解消されるが、そのためには
エミッタ電極リード対応の島状の接地導体膜３４を形成
し、スルーホールおよび基板裏面を経て接地導体膜３３
に達する導電部材を別途形成する必要があり回路基板の
加工工程を複雑化する。上記図７（ａ）および図８
（ａ）の回路レイアウト図を参照して述べた従来技術の
上述の問題点はパッケージ２０を回路基板３０の上で裏
返しの形で表面実装できれば実質的に解消される。すな
わち、図５の斜視図における上述の下向き折曲部２８お
よび外向き折曲部２９をそれぞれ逆向きに形成し、裏面
２５が上面で形成するようにパッケージ２０を回路基板
上に搭載することによって電極リード２１，２２および
２３と、接地導体膜３３、入力ストリップライン３１／
３１Ａ、および出力ストリップライン３２／３２Ａとの
接続はそれぞれ図７（ｂ）および図８（ｂ）に示す回路
レイアウトのとおり短縮され、上記インダクタンスおよ
び浮遊容量の増大が回避される。しかし、この電極リー
ドの折曲げ加工は、特開平２−２８１７４８にも説明さ
れているとおり、治工具や加工装置の使用を伴う精密な
折曲げ加工工程を必要とし、しかも電極リード破損を伴
うので回路基板へのパッケージ搭載・組込みの段階で行
うことはほとんど不可能である。
【０００４】
【発明が解決しようとする課題】したがって本発明の目
的は、そのような精密な折曲げ加工工程を要することな
く回路基板に裏返しの状態で表面実装できるＦＰ型半導
体装置を提供することにある。
的は、そのような精密な折曲げ加工工程を要することな
く回路基板に裏返しの状態で表面実装できるＦＰ型半導
体装置を提供することにある。
【０００５】
【課題を解決するための手段】本発明のフラットパッケ
ージ型半導体装置は回路基板に表面実装できるように平
板状の形状を備え、上面および下面に垂直な互いに相対
する一対の垂直面の一方から少なくとも１つの第１の電
極リードを引き出し前記垂直面の他方から少なくとも２
つの第２の電極リードを引き出した構成を備えるフラッ
トパッケージ型半導体装置において、前記上面および下
面を前記回路基板の回路形成面との関係を任意に選べる
ように前記第１および第２の電極リードの各各がその先
端部を前記上面および下面の少なくとも一方と実質的に
同一の平面内の点に到達させる折曲部を有する。
ージ型半導体装置は回路基板に表面実装できるように平
板状の形状を備え、上面および下面に垂直な互いに相対
する一対の垂直面の一方から少なくとも１つの第１の電
極リードを引き出し前記垂直面の他方から少なくとも２
つの第２の電極リードを引き出した構成を備えるフラッ
トパッケージ型半導体装置において、前記上面および下
面を前記回路基板の回路形成面との関係を任意に選べる
ように前記第１および第２の電極リードの各各がその先
端部を前記上面および下面の少なくとも一方と実質的に
同一の平面内の点に到達させる折曲部を有する。
【０００６】
【実施例】次に図面を参照して本発明の実施例を説明す
る。
る。
【０００７】図１は本発明の第１の実施例の図５と同様
の斜視図である。この実施例におけるパッケージは表面
５Ａ／裏面５Ｂと垂直な垂直面６／７からそれら表面／
裏面と平行な面内で引き出されたエミッタ電極リード
１、ベース電極リード２およびコレクタ電極リード３を
備える。これら電極リードの各各は上述の従来技術によ
るパッケージ２０の折曲部２８および２９と同様の下向
き折曲部１Ｃ／２Ｃ／３Ｃおよび外向き折曲部１Ｄ／２
Ｄ／３Ｄを備えるとともに裏面５Ｂと同一の平面内また
はこれと平行な平面内に先端部１Ｂ／２Ｂ／３Ｂをそれ
ぞれ備える。さらにこれら電極リード１，２および３は
上記折曲部１Ｃ／２Ｃ／３Ｃおよび１Ｄ／２Ｄ／３Ｄと
対称的な上向き折曲部１ＣＣ／２ＣＣ／３ＣＣを備え
る。さらに外向き折曲部１ＤＤ／２ＤＤ／３ＤＤを経て
先端部１Ａ／２Ａ／３Ａにそれぞれ連なっている。
の斜視図である。この実施例におけるパッケージは表面
５Ａ／裏面５Ｂと垂直な垂直面６／７からそれら表面／
裏面と平行な面内で引き出されたエミッタ電極リード
１、ベース電極リード２およびコレクタ電極リード３を
備える。これら電極リードの各各は上述の従来技術によ
るパッケージ２０の折曲部２８および２９と同様の下向
き折曲部１Ｃ／２Ｃ／３Ｃおよび外向き折曲部１Ｄ／２
Ｄ／３Ｄを備えるとともに裏面５Ｂと同一の平面内また
はこれと平行な平面内に先端部１Ｂ／２Ｂ／３Ｂをそれ
ぞれ備える。さらにこれら電極リード１，２および３は
上記折曲部１Ｃ／２Ｃ／３Ｃおよび１Ｄ／２Ｄ／３Ｄと
対称的な上向き折曲部１ＣＣ／２ＣＣ／３ＣＣを備え
る。さらに外向き折曲部１ＤＤ／２ＤＤ／３ＤＤを経て
先端部１Ａ／２Ａ／３Ａにそれぞれ連なっている。
【０００８】これら折曲部１ＣＣ／２ＣＣ／３ＣＣおよ
び１ＤＤ／２ＤＤ／３ＤＤの形成を容易にするように電
極リード１，２および３の各各は互いに重ね合わされた
２つの個所で構成する。この実施例のパッケージ４を基
板３０に搭載した状態の側面図を概略的に示す図２を参
照すると、この例では表面５を上向きに配置してある。
したがって電極リード２１，２２および２３は先端部１
Ｂ／２Ｂ／３Ｂによって基板３０上のストリップライン
３１，３２および接地導電膜（図示せず）にそれぞれ接
続される。上述のとおりこの実施例における電極リード
１，２および３は下向き折曲部１Ｃ／２Ｃ／３Ｃによる
裏面５Ｂとほぼ同一平面内にある先端部１Ｂ／２Ｂ／３
Ｂを有するだけでなく上向き折曲部１ＣＣ／２ＣＣ／３
ＣＣによる表面５Ａとほぼ同一平面内にある先端部１Ａ
／２Ａ／３Ａを有するので、基板３０の表面への実装は
表面５Ａおよび裏面５Ｂのいずれを上向きにしても可能
である。したがって上述の従来における問題点を解決で
きる。なお、実装の際の表示または裏の選択が決定され
たあと、電極リード１，２および３の下向きまたは上向
き折曲部による不要部分はニッパなどの単純な工具によ
り切断される。
び１ＤＤ／２ＤＤ／３ＤＤの形成を容易にするように電
極リード１，２および３の各各は互いに重ね合わされた
２つの個所で構成する。この実施例のパッケージ４を基
板３０に搭載した状態の側面図を概略的に示す図２を参
照すると、この例では表面５を上向きに配置してある。
したがって電極リード２１，２２および２３は先端部１
Ｂ／２Ｂ／３Ｂによって基板３０上のストリップライン
３１，３２および接地導電膜（図示せず）にそれぞれ接
続される。上述のとおりこの実施例における電極リード
１，２および３は下向き折曲部１Ｃ／２Ｃ／３Ｃによる
裏面５Ｂとほぼ同一平面内にある先端部１Ｂ／２Ｂ／３
Ｂを有するだけでなく上向き折曲部１ＣＣ／２ＣＣ／３
ＣＣによる表面５Ａとほぼ同一平面内にある先端部１Ａ
／２Ａ／３Ａを有するので、基板３０の表面への実装は
表面５Ａおよび裏面５Ｂのいずれを上向きにしても可能
である。したがって上述の従来における問題点を解決で
きる。なお、実装の際の表示または裏の選択が決定され
たあと、電極リード１，２および３の下向きまたは上向
き折曲部による不要部分はニッパなどの単純な工具によ
り切断される。
【０００９】次に本発明の第２の実施例の斜視図を示す
図３およびこの実施例の基板３０への搭載状態の側面を
模式的に示す図４を参照すると、パッケージ１７は垂直
面１５および１６から表面１４と平行な面内でそれぞれ
引き出されてエミッタ、ベースおよびコレクタ電極リー
ド１１，１２および１３を備える。これら電極リード１
１，１２および１３は下向き折曲部１１Ｃ／１２Ｃ／１
３Ｃ、外向き折曲部１１Ｄ／１２Ｄ／１３Ｄおよび上向
き折曲部１１Ｅ／１２Ｅ／１３Ｅをそれぞれ備える。こ
れら折曲部の各各は図３にも示すとおり、直角状を成し
ている。またこれら折曲部を経てリード先端部１１Ｂ／
１２Ｂ／１３Ｂが形成される。これら電極リードの寸法
の詳細をエミッタ電極リード１２を代表例にとって述べ
ると、リード１２は垂直面１３の高さ方向の中点、すな
わち表面１４Ａと裏面１４Ｂから距離Ｌ１の点に設けて
ある。上記下向き折曲部１２Ｃによる下向き部分は流さ
ＬＡ、外向き折曲部１２Ｄによる水平部分１２Ａは長さ
ＬＢ、上向き折曲部による上向き部分、すなわち先端部
１２Ｂは長さＬＣをそれぞれもつ。長さＬＡは長さＬ１
より少なくともストリップラインの厚さ分だけ大きくし
てあり、長さＬＢは長さＬＡと等しくしてある。長さＬ
Ｃはストリップラインとの接触する長さに応じて適宜設
定される。上記下向き部分、水平部分および上向き部分
（先端部）の寸法の相互関係は電極リード１１および１
３についても適合する。基板３０の上に表面１４Ａを上
向きにしてこのパッケージ１３を搭載する場合は、図４
（ａ）に示されるとおり、電極リード１１，１２および
１３は先端部１１Ａ／１２Ａ／１３Ａにより基板３０上
の導体膜（図４（ａ）には図示せず）に接続される。基
板３０とパッケージ１７の表裏との関係を逆にした図４
（ｂ）の態様においては、下向き折曲部１１Ｃ／１２Ｃ
／１３Ｃの折曲を解消して（逆向きに折曲させて）先端
部１１Ｂ／１２Ｂ／１３Ｂを表面１４Ａの面内に位置さ
せ、それら先端部１１Ｂ／１２Ｂ／１３Ｂと基板３０上
の導体膜とをそれぞれ接続する。この実施例も上述の従
来技術の問題点を解消できることは自明である。
図３およびこの実施例の基板３０への搭載状態の側面を
模式的に示す図４を参照すると、パッケージ１７は垂直
面１５および１６から表面１４と平行な面内でそれぞれ
引き出されてエミッタ、ベースおよびコレクタ電極リー
ド１１，１２および１３を備える。これら電極リード１
１，１２および１３は下向き折曲部１１Ｃ／１２Ｃ／１
３Ｃ、外向き折曲部１１Ｄ／１２Ｄ／１３Ｄおよび上向
き折曲部１１Ｅ／１２Ｅ／１３Ｅをそれぞれ備える。こ
れら折曲部の各各は図３にも示すとおり、直角状を成し
ている。またこれら折曲部を経てリード先端部１１Ｂ／
１２Ｂ／１３Ｂが形成される。これら電極リードの寸法
の詳細をエミッタ電極リード１２を代表例にとって述べ
ると、リード１２は垂直面１３の高さ方向の中点、すな
わち表面１４Ａと裏面１４Ｂから距離Ｌ１の点に設けて
ある。上記下向き折曲部１２Ｃによる下向き部分は流さ
ＬＡ、外向き折曲部１２Ｄによる水平部分１２Ａは長さ
ＬＢ、上向き折曲部による上向き部分、すなわち先端部
１２Ｂは長さＬＣをそれぞれもつ。長さＬＡは長さＬ１
より少なくともストリップラインの厚さ分だけ大きくし
てあり、長さＬＢは長さＬＡと等しくしてある。長さＬ
Ｃはストリップラインとの接触する長さに応じて適宜設
定される。上記下向き部分、水平部分および上向き部分
（先端部）の寸法の相互関係は電極リード１１および１
３についても適合する。基板３０の上に表面１４Ａを上
向きにしてこのパッケージ１３を搭載する場合は、図４
（ａ）に示されるとおり、電極リード１１，１２および
１３は先端部１１Ａ／１２Ａ／１３Ａにより基板３０上
の導体膜（図４（ａ）には図示せず）に接続される。基
板３０とパッケージ１７の表裏との関係を逆にした図４
（ｂ）の態様においては、下向き折曲部１１Ｃ／１２Ｃ
／１３Ｃの折曲を解消して（逆向きに折曲させて）先端
部１１Ｂ／１２Ｂ／１３Ｂを表面１４Ａの面内に位置さ
せ、それら先端部１１Ｂ／１２Ｂ／１３Ｂと基板３０上
の導体膜とをそれぞれ接続する。この実施例も上述の従
来技術の問題点を解消できることは自明である。
【００１０】
【発明の効果】以上説明したように、本発明によるＦＰ
型半導体装置はパッケージの表裏の区別なく回路基板へ
の表面実装ができるので、回路基板上の回路パターンの
設計の自由度を高め、性能劣化を伴わない設計を可能に
する。
型半導体装置はパッケージの表裏の区別なく回路基板へ
の表面実装ができるので、回路基板上の回路パターンの
設計の自由度を高め、性能劣化を伴わない設計を可能に
する。
【図面の簡単な説明】
【図１】本発明の第１の実施例の斜視図である。
【図２】第１の実施例の回路基板を含む概略的側面図で
ある。
ある。
【図３】本発明の第２の実施例の斜視図である。
【図４】第２の実施例の図２と同様の側面図である。
【図５】従来技術によるフラットパッケージ（ＦＰ）型
半導体装置の斜視図である。
半導体装置の斜視図である。
【図６】図５の半導体装置を含む回路基板上の回路パタ
ーンの平面図である。
ーンの平面図である。
【図７】本発明の実施例と従来技術による図５の半導体
装置との対比を示す図６と同様の平面図である。
装置との対比を示す図６と同様の平面図である。
【図８】図７と同様の平面図である。
１，１０ エミッタ電極リード ２，１１ ベース電極リード ３，１２ コレクタ電極リード ４，１３ 半導体パッケージ ５，１４ 表面 ６，７，１５，１６ 垂直面 ３０ 回路基板 ３１ 入力ストリップライン ３２ 出力ストリップライン
Claims (3)
- 【請求項１】 回路基板に表面実装できるように平板状
の形状を備え、上面および下面に垂直な互いに相対する
一対の垂直面の一方から少なくとも１つの第１の電極リ
ードを引き出し前記垂直面の他方から少なくとも２つの
第２の電極リードを引き出した構成を備えるフラットパ
ッケージ型半導体装置において、前記上面および下面を
前記回路基板の回路形成面との関係を任意に選べるよう
に前記第１および第２の電極リードの各各がその先端部
を前記上面および下面の少なくとも一方と実質的に同一
の平面内の点に到達させる折曲部を有することを特徴と
するフラットパッケージ型半導体装置。 - 【請求項２】 前記第１および第２の電極リードの各各
が前記上面および下面の両方に向かう折曲部を有し前記
上面および下面の両方と実質的に同一の平面内の点にお
いて前記先端部を有する請求項１記載のフラットパッケ
ージ型半導体装置。 - 【請求項３】 前記第１および第２の電極リードの各各
が、前記垂直面から前記先端部に向かって、前記上面お
よび下面に平行に延びる腕部分と、第１の直角状折曲部
により前記下面の方向に向かう下向き部分と、第２の直
角状折曲部により横方向に向かう水平部分と、第３の直
角状折曲部により前記上面の方向に向かう上向き部分と
を含み、前記下面を前記回路基板に対向させた前記表面
実装においては前記水平部分が前記回路基板と実質的に
接触できる位置にあり、前記上面を前記回路基板に対向
させた前記表面実装においては前記第１の直角状折曲部
の復元に伴い前記上向き部分が前記回路基板と実質的に
接触できる位置にあることを特徴とする請求項１記載の
フラットパッケージ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5054492A JP2513115B2 (ja) | 1993-03-16 | 1993-03-16 | フラットパッケ―ジ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5054492A JP2513115B2 (ja) | 1993-03-16 | 1993-03-16 | フラットパッケ―ジ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06268087A true JPH06268087A (ja) | 1994-09-22 |
| JP2513115B2 JP2513115B2 (ja) | 1996-07-03 |
Family
ID=12972145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5054492A Expired - Fee Related JP2513115B2 (ja) | 1993-03-16 | 1993-03-16 | フラットパッケ―ジ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2513115B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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