JPH06260489A

JPH06260489A - 半導体装置の製造方法

Info

Publication number: JPH06260489A
Application number: JP4118093A
Authority: JP
Inventors: Yoshihisa Okita; 佳久沖田
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1993-03-02
Filing date: 1993-03-02
Publication date: 1994-09-16

Abstract

(57)【要約】【目的】本発明は、バイポーラ型半導体装置の製造方
法に関するもので、製造工程におけるパターン作成を低
減することを目的とする。【構成】前記目的のため本発明は、半導体基板１０１
上に、窒化膜１０２と酸化膜１０３との２層膜をコレク
タ領域上にパターン形成し、コレクタ領域１０７を形成
し、前記窒化膜１０２を数回縮退（アンダーカット）さ
せつつ、素子分離絶縁膜１０６、外部ベース領域１０
９、コレクタ接触部１１０などを自己整合的に形成して
行くようにしたものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置の中でも
主に高速高集積のバイポーラ型半導体装置の製造方法に
関するものである。

【０００２】

【従来の技術】従来この種の高速高集積に適した超小型
のバイポーラトランジスタを有する半導体装置の製造方
法は特開昭５９−１０７５７３号公報に開示されるもの
があり、その製造工程の主要部を図５、図６の（Ａ）な
いし（Ｆ）に示し、以下に概要を説明する。

【０００３】図５（Ａ）に至るまでの工程は図示してな
いが、半導体基板（ｐ型、以下単に基板と称す）１０上
に、シリコン窒化膜（以下単に窒化膜と称す）とシリコ
ン酸化膜（以下単に酸化膜と称す）をＣＶＤ（化学的気
相成長）法で形成し、それをホトリソ（ホトリソグラフ
ィ）、エッチング技術にてパターニングし、素子分離絶
縁膜（酸化膜）２０を熱酸化などで形成する。そして、
前記素子分離絶縁膜２０の下にチャンネルストップ層と
してｐ⁺層をフィールド打ち込みにて形成し、前記窒化
膜、酸化膜を除去する。そこまで形成された基板の断面
図が図５（Ａ）であり、前記素子分離絶縁膜２０で分離
された島１２がトランジスタ形成領域であり、平面的に
は図５（Ｂ）の（ｂ）に示すように一般に矩形状をして
いる。

【０００４】次に、図５（Ａ）のように、前記島１２の
部分の基板１０内に不純物（例えば燐）を打ち込み、ｎ
型領域２２を作る。これを加熱して前記不純物原子を基
板１０内にさらに深く侵入させて前記ｎ型領域２２を広
げる。この領域２２は最終的にはトランジスタのコレク
タとなる。

【０００５】次いで、図５（Ｃ）のように、基板１０上
に窒化膜２４と酸化膜２６を形成して、所定部分（図で
は左側の素子分離絶縁膜２０に隣接した部分）をエッチ
ングし除去する。平面的にはこの部分は図５（Ｃ）の
（ｂ）に示すようにほぼ正方形となっている。次ぎにそ
の部分に不純物（例えば砒素）を打ち込みｎ⁺型導電層
２８を形成する。この部分は最終的にはトランジスタの
コレクタ接触部となる。

【０００６】次いで、図６（Ｄ）のように、前記酸化膜
２６を除去し、窒化膜２４をパターニングして、前記ｎ
⁺層２８上に酸化膜２０ａを形成（素子分離絶縁膜２０
がそこまで延びた形状となる）した後、前記窒化膜２４
の残りを除去する。次いで、再度窒化膜３８と酸化膜４
０を形成してパターニングし、真性トランジスタ部（ト
ランジスタのメイン部）パターン４６を形成し、これを
マスクにして不純物（例えば硼素）を打ち込み、トラン
ジスタの外部ベース接触部となるｐ型領域４４ａ，４４
ｂを形成した後、窒化膜３８をアンダーカットする。

【０００７】次いで、図６（Ｅ）のように、前記ｐ型領
域４４ａ，４４ｂ上に（つまり前記真性トランジスタ部
４６の端部まで）酸化膜２０ｂを形成し（素子分離絶縁
膜２０がさらに延びた形状となる）、前記窒化膜３８、
酸化膜４０を除去し、その部分（平面的には図６（Ｆ）
の（ｂ）に示すようにほぼ正方形）に不純物（例えば硼
素）を打ち込み、真性ベースとなるｐ型領域４８を形成
する。

【０００８】次いで、図６（Ｆ）に示すように、前記コ
レクタ接触部２８上の酸化膜２０ａを除去し、また、前
記真性ベース４８内上部にトランジスタのエミッタとな
るようｎ⁺層５２を形成する。その後、ベース、コレク
タ、エミッタ電極などを形成していくのであるが、図示
は省略する。

【０００９】以上述べた技術によれば、エミッタ５２の
寸法を窒化膜３８のアンダーカットにより決定できるた
め、写真食刻技術における最小分解以下の微細エミッタ
が形成できる利点を有していた。

【００１０】

【発明が解決しようとする課題】しかしながら、前述の
製造方法では、（１）コレクタ島領域２２、（２）コレ
クタ接触部２８形成のための窒化膜パターン２４、
（３）真性ベース４８、エミッタ５２形成のための窒化
膜パターン３８の３つのパターン（後述するように保護
膜とも言う）を個別に形成しなければならず、その位置
合わせが必要となる。

【００１１】従って、コレクタ接触部２８と外部ベース
領域４４ａ，４４ｂはそれぞれ写真食刻技術における位
置合わせ誤差を考慮した寸法で設計しなければならず、
これは困難な作業であり、前記領域に係る寄生抵抗や寄
生容量が増大しがちであり、トランジスタとしての特性
を阻害する要因となっていた。

【００１２】本発明は、以上述べた問題点を除去するた
め、前記３つ窒化膜つまり耐酸化性保護膜（この膜は主
な役割はパターン形成のためのマスクになるものである
が、一般に（特に英語圏では）パッシベーション即ち保
護膜と称しているので、本明細書でも以下このような膜
を保護膜と称す）パターン相互の位置合わせを不要、つ
まり自己整合的に行なうようにして、高速動作に適した
微細な半導体装置を再現性よく製造可能な方法を提供す
ることを目的とする。

【００１３】

【課題を解決するための手段】本発明は前記目的のた
め、半導体装置の製造方法において、基板上の第１領域
に耐酸化性膜（窒化膜）と絶縁膜（酸化膜）との保護膜
から成る積層膜パターンを形成し、前記パターンの周囲
に第２の保護膜（素子分離絶縁膜）を形成して前記第１
領域をコレクタとし、前記積層膜パターンの対向する２
辺に側壁保護膜を形成し、前記耐酸化性膜を前記第１領
域の一部が露出する迄縮退させて、前記露出部分を第２
領域，第３領域、前記耐酸化性膜に覆われている部分を
第４領域とし、前記第２，第３領域に不純物を導入して
外部ベースおよびコレクタ接触部を形成し、前記第２領
域と前記第３領域との上に第３の保護膜（酸化膜）を形
成し、前記第４領域に不純物を導入して真性ベースを形
成し、前記第４領域の内、前記第３の保護膜に覆われて
いない領域に不純物を導入してエミッタを形成する様に
したものである。

【００１４】

【作用】前述のように本発明の製造方法によれば、素子
分離の為の選択酸化の際に耐酸化マスク材として、耐酸
化性膜と酸化膜から成る２層膜を用いるようにし、前記
保護膜をマスク材として耐酸化性膜を縮退させながら、
外部ベース、コレクタ抵抗低減領域、真性ベース、エミ
ッタを順次形成するようにしたので、素子分離と前記各
領域が全て自己整合で形成され、従って、高速動作に適
した極めて微細な半導体装置を、写真食刻技術における
位置合せ精度による制限を全く受けずに、再現性よく製
作する事が可能となる。

【００１５】又、素子分離完了後、前記２層膜パターン
の対向する２辺の側壁に保護膜を形成する様にしたの
で、前記耐酸化性膜の縮退操作を、前記側壁保護膜が形
成されていない２辺に限定する事が可能となり、高不純
物濃度の外部ベースとコレクタ抵抗低減領域のオーバー
ラップによる漏洩電流の発生を、防止する事が可能とな
る。

【００１６】

【実施例】本発明の第１ないし第４の実施例を図１ない
し図４に示し、以下に説明する。なお、第２ないし第４
の実施例を示す図２ないし図４および説明においては、
第１の実施例と共通の部分は省略する。

【００１７】まず、第１の実施例を図１（Ａ）ないし
（Ｉ）を参照しながら工程順に説明する。

【００１８】（Ａ）まず、比抵抗１〜５０Ω程度のｐ型
基板１０１上に、ＣＶＤ法などにより膜厚５００〜５０
００Å程度の耐酸化性膜である窒化シリコン膜（以下単
に窒化膜と称す）１０２と、膜厚５００〜５０００Å程
度の酸化シリコン膜（以下単に酸化膜と称す）１０３
（前述したようにこのような膜を本明細書では保護膜と
も称す）を堆積する。このとき、窒化膜１０２と基板１
０１との間に５０〜５００Å程度の酸化膜を形成しても
よい。

【００１９】（Ｂ）次に、写真食刻技術を用いて、前記
窒化膜１０２と酸化膜１０３とをトランジスタのコレク
タ領域上を残して、それ以外の部分を除去するようにレ
ジスト１０４を形成してホトリソ、エッチング技術でパ
ターニングする。その後、その窒化膜１０２と酸化膜１
０３をマスクにして、前記トランジスタ領域以外の部分
に硼素などの不純物を加速エネルギー５０〜５００ｋｅ
Ｖにて１０¹²〜１０¹⁶ｃｍ^-2程度イオン注入してｐ型層
１０５を形成する。これは従来同様チャンネルストップ
層である。

【００２０】（Ｃ）次いで、熱燐酸を用いたウェットエ
ッチングあるいは弗素イオンを用いた等方性ドライエッ
チングにより、窒化膜１０２をその上の酸化膜１０３に
対して、片側０．１〜１μｍ程度縮退（アンダーカッ
ト）させる。

【００２１】（Ｄ）次ぎに、前記工程で縮退させた窒化
膜１０２をマスクにして、熱酸化（選択酸化）を行な
い、前記コレクタ領域以外に膜厚１０００〜１００００
Å程度の酸化膜（いわゆる素子分離絶縁膜）１０６を形
成する。その後、燐、砒素などのｎ型不純物を加速エネ
ルギー５０〜５００ｋｅＶにて１０¹¹〜１０¹⁴ｃｍ^-2程
度イオン注入し、結晶性回復、拡散のために非酸化性雰
囲気中で熱処理を行ない、低濃度コレクタ領域１０７を
形成する。

【００２２】（Ｅ）この図において、（ａ）は平面図、
（ｂ）は（ａ）のイ−イ線における断面図、（ｃ）は
（ａ）のロ−ロ線における断面図である。

【００２３】この工程においては、ＣＶＤ法、異方性ド
ライエッチング、写真食刻技術を用いて窒化膜パターン
（図１（Ｅ）の（ａ）のように長方形）１０２の対向す
る２辺（図１（Ｅ）の（ａ）、（ｃ）参照）の部分に、
側壁保護膜として酸化膜１０８を形成する。その後、熱
燐酸によるウェットエッチングあるいは弗素系イオンに
よる等方性ドライエッチングを用いて、窒化膜１０２を
さらに縮退（アンダーカット）させて、前記低濃度コレ
クタ領域１０７の表面を前記側壁保護膜１０８側でない
２辺側で露出させる（図１（Ｅ）の（ｂ）参照）。

【００２４】（Ｆ）次いで、写真食刻法により、前記低
濃度コレクタ１０７の露出部分の一方に、硼素などのｐ
型不純物を加速エネルギー２０〜２００ｋｅＶにて１０
¹²〜１０¹⁶ｃｍ^-2程度イオン注入し（１０９）、また、
もう一方の側に燐、砒素などのｎ型不純物を加速エネル
ギー２０〜２００ｋｅＶにて１０¹²〜１０¹⁶ｃｍ^-2程度
イオン注入する（１１０）。無論、このように片方づつ
イオン注入する処理の場合、その不純物を注入する側と
反対の側をレジストで覆って行ない、注入が終ったらレ
ジストを除去する。その後、結晶回復のための熱処理を
非酸化性雰囲気中で行ない、外部ベース（ベース接触
部）１０９とコレクタ接触部（コレクタ抵抗低減領域）
１１０を形成する。

【００２５】（Ｇ）次ぎに、熱燐酸によるウェットエッ
チングあるいは弗素系イオンによる等方性ドライエッチ
ングを用いて、窒化膜１０２をさらに縮退（アンダーカ
ット）させ、これをマスクにして熱酸化を施して、外部
ベース１０９とコレクタ接触部１１０の表面および前記
コレクタ領域１０７の一部表面、つまり前記縮退した窒
化膜１０２の端部まで膜厚５００〜５０００Å程度の酸
化膜１１１を形成する。

【００２６】（Ｈ）次ぎに、前記酸化膜１０３、側壁保
護膜１０８、窒化膜１０２を除去した後、硼素などのｐ
型不純物を加速エネルギー５〜５０ｋｅＶにて、１０¹²
〜１０¹⁴ｃｍ^-2程度イオン注入し、結晶回復のための熱
処理を非酸化性雰囲気中で行ない、真性ベース１１２を
形成する。

【００２７】（Ｉ）最後に、露出した真性ベース１１２
の部分に、多結晶シリコン電極１１３をＣＶＤ法と写真
食刻法により形成し、これを介して燐、砒素などのｎ型
不純物を１０¹⁶〜１０²¹ｃｍ^-3程度の濃度で真性ベース
１１２中に拡散させてエミッタ１１４を形成する。

【００２８】図２に本発明の第２の実施例を示し、以下
に説明するが、第１の実施例と同じ工程は省略する。な
お、第１の実施例と同じ部分には同じ符号を付してあ
る。

【００２９】まず、第１の実施例の（Ａ）工程を施した
後、次の工程を施す。

【００３０】（Ｂ２）写真食刻技術などを用いて、窒化
膜１０２と酸化膜１０３とを、レジストパターン１０４
により、第１の実施例の（Ｂ）同様コレクタ領域上に残
し、他の領域をエッチング削除する（第１の実施例で
は、ここで不純物注入を行なうがこの実施例では次の工
程で行なう）。

【００３１】（Ｃ２）次に、前記窒化膜１０２、酸化膜
１０３の２層膜パターンをマスクにして弗酸、硝酸、酢
酸の混合液などによるウェットエッチング、もしくは、
弗素系イオンあるいは塩素系イオンによる等方性ドライ
エッチングを用いて、基板１０１に深さ０．１〜１μｍ
程度のリセス（一種のアンダーカットであり食い込む形
状のくぼみ）１１５を形成した後、やはり前記２層膜１
０２，１０３パターンをマスクにして、硼素などのｐ型
不純物を加速エネルギー５０〜５００ｋｅＶにて１０¹²
〜１０¹⁶程度イオン注入してチャンネルストップ層１０
５を形成する。

【００３２】（Ｄ２）次いで、前記２層膜１０２，１０
３パターンをマスクにして、熱酸化を施し、素子分離絶
縁膜１０６（膜厚１０００〜１００００Å）を形成した
後、燐、砒素などのｎ型不純物を加速エネルギー５０〜
５００ｋｅＶにて１０¹¹〜１０¹⁴ｃｍ^-2程度イオン注入
し、非酸化性雰囲気中で熱処理を行ない、低濃度コレク
タ領域１０７を形成する。

【００３３】この後は、第１の実施例の（Ｅ）工程以下
と同じ工程を施す。

【００３４】図３に本発明の第３の実施例を示し、以下
に説明するが、これも第１の実施例と同じ工程は省略
し、かつ、同じ部分には同じ符号を付してある。

【００３５】この実施例は、第１の実施例の（Ａ）ない
し（Ｅ）工程を施した後、以下の工程を施す。

【００３６】（Ｆ３）写真食刻法により、第１の実施例
の（Ｆ）工程同様、前記低濃度コレクタ領域１０７の露
出部分の一方にｐ型不純物、もう一方にｎ型不純物を注
入して、外部ベース１０９、コレクタ抵抗低減領域（コ
レクタ接触部）１１０を形成し、続いて、窒化膜１０２
をマスクにして熱酸化を施し、前記外部ベース１０９上
とコレクタ抵抗低減領域１１０上に膜厚５００〜５００
０Å程度の酸化膜１１１を形成する。

【００３７】（Ｇ３）次いで、熱燐酸によるウェットエ
ッチングあるいは弗素イオンによる等方性ドライエッチ
ングを用いて、窒化膜１０２をさらに縮退させ、これを
マスクとして熱酸化により、その縮退させた窒化膜１０
２の端部まで達する前記コレクタ領域露出面上に膜厚２
００〜２０００Å程度の酸化膜１１１を形成する。

【００３８】この後は、第１の実施例の（Ｈ）（Ｉ）工
程と同じ処理を施す。

【００３９】図４に本発明の第４の実施例を示し、以下
に説明するが、これも第１の実施例と同じ工程は省略す
るとともに、同じ部分には同じ符号を付してある。

【００４０】まず、第１の実施例の（Ａ）ないし（Ｅ）
の工程を施した後、以下の工程を施す。

【００４１】（Ｆ４）減圧化学的気相成長（ＣＶＤ）法
などにより、前の工程で縮退させた窒化膜１０２とその
上の酸化膜１０３との間隙を埋めるように、膜厚５００
〜５０００Å程度の多結晶シリコン膜１１６を基板１０
１表面に接触するよう形成し、弗素系イオンまたは塩素
系イオンを用いた異方性エッチバック技術で、ベース引
き出し電極１１６ａとコレクタ引き出し電極１１６ｂと
を形成する。

【００４２】続いて、写真食刻法により、前記ベース引
き出し電極１１６ａ側に硼素などのｐ型不純物を加速エ
ネルギー２０〜２００ｋｅＶにて、１０¹²〜１０¹⁶ｃｍ
^-2程度イオン注入（無論、このときその注入する領域以
外はレジストで覆う）した後、今度はコレクタ引き出し
電極側に燐、砒素などのｎ型不純物を加速エネルギー２
０〜２００ｋｅＶにて、１０¹²〜１０¹⁶ｃｍ^-2程度イオ
ン注入する（無論、その領域以外はレジストで覆う）。
その後、非酸化性雰囲気中で熱処理を行ない、ベース、
コレクタ各引き出し電極１１６ａ，１１６ｂの中の不純
物濃度を均一化するとともに、該電極１１６ａ，１１６
ｂからの不純物の熱拡散により、外部ベース１０９とコ
レクタ抵抗低減領域１１０とを形成する。

【００４３】（Ｇ４）（Ｈ４）次ぎに、酸化膜１０３、
前の工程（第１の実施例（Ｅ））で形成されている側壁
保護膜１０８（図示略）、窒化膜１０２を除去した後、
８００〜９００℃にて水蒸気酸化法により、ベース、コ
レクタ各引き出し電極１１６ａ，１１６ｂ表面に膜厚５
００〜５０００Åの酸化膜１１１を形成する。続いて、
硼素などのｐ型不純物を、加速エネルギー５〜５０ｋｅ
Ｖにて１０¹²〜１０¹⁴程度イオン注入し、非酸化性雰囲
気中で熱処理を施して真性ベース１１２を形成する。

【００４４】（Ｉ４）最後に、前記酸化膜１１１が形成
されてない部分の真性ベース（つまり真性ベースの露出
している部分）１１２の領域に、多結晶シリコン電極１
１３をＣＶＤ法と写真食刻法により形成し、これを介し
て燐、砒素などのｎ型不純物を１０¹⁶〜１０²¹程度の濃
度で前記真性ベース１１２中に拡散させてエミッタ１１
４を形成する。

【００４５】

【発明の効果】以上、詳述の如く、本発明の製造方法に
よれば、素子分離の為の選択酸化の際に耐酸化マスク材
として、耐酸化性膜と絶縁膜（酸化膜）から成る２層膜
を用いるようにし、前記上層保護膜をマスク材として耐
酸化性膜を縮退させながら、外部ベース、コレクタ抵抗
低減領域、真性ベース、エミッタを順次形成するように
したので、素子分離と前記各領域が全て自己整合で形成
され、従って、高速動作に適した極めて微細な半導体装
置を、写真食刻技術における位置合せ精度による制限を
全く受けずに、再現性良好に製作する事が可能となる。

【００４６】又、素子分離完了後、前記２層膜パターン
の対向する２辺の側壁に保護膜を形成する様にしたの
で、前記耐酸化性膜の縮退操作を、前記側壁保護膜が形
成されていない２辺に限定する事が可能となり、高不純
物濃度の外部ベースとコレクタ抵抗低減領域のオーバー
ラップによる漏洩電流の発生を、防止する事が可能とな
る。

【００４７】さらに、前記側壁保護膜は、前記耐酸化性
膜の縮退操作の際に、前記上層保護膜（酸化膜）の支持
体としても作用する為、縮退操作時に該上層保護膜がパ
ターン崩れを起こす事が防止可能であり、安定性の高い
工程が実現可能である。

【００４８】加えて、本発明の第１乃至第４実施例によ
れば、以下に述べる特有の効果が得られる。

【００４９】本発明の第１実施例の製造方法によれば、
トランジスタ領域に、耐酸化性膜と上層保護膜から成る
２層膜パターンを形成した後、前記２層膜パターンをマ
スクとして、素子間漏洩電流防止の為の高濃度の基板同
一導電層、所謂チャンネルストップ層を形成し、一旦、
前記耐酸化性膜を縮退させてから、選択酸化を施こす様
にしたので、低濃度コレクタと高濃度チャンネルカット
層の接触が防止出来、従って、コレクタ・基板間接合容
量の低減が図れ、結果として、低消費電力域におけるト
ランジスタの動作速度の向上が図れる。

【００５０】本発明の第２実施例の製造方法によれば、
トランジスタ領域に、耐酸化性膜と上層保護膜から成る
２層膜パターンを形成した後、前記２層膜パターンをマ
スクとして、基板を等方性エッチングして「リセス」を
形成してから、選択酸化を施こす様にしたので、素子分
離酸化膜の表面平坦化が図れ、その結果、後の耐酸化性
膜縮退操作時の制御性が向上する。

【００５１】また、前記「リセス」形成後、前記２層膜
パターンをマスクとしてチャンネルストップ層が形成す
るようにしたので、低濃度コレクタと高濃度チャンネル
ストップ層の接触が防止出来、従ってコレクタ・基板間
接合容量の低減が図れ、結果として低消費電力域におけ
るトランジスタの動作速度の向上が図れる。

【００５２】本発明の第３実施例の製造方法によれば、
耐酸化性膜の縮退操作毎に選択酸化を施こす事により、
外部ベースとコレクタ抵抗低減領域上で比較的厚く、真
性ベース上で比較的薄い保護膜を形成する様にしたの
で、コレクタ抵抗低減領域と真性ベースとの間に、保護
膜厚の差分の距離を確保出来、従って、コレクタ・ベー
ス接合容量の低減によるトランジスタの動作速度の向上
と、コレクタ・エミッタ間降伏耐圧の向上が両立可能と
なる。

【００５３】本発明の第４実施例の製造方法によれば、
ベース、コレクタの各引出電極として多結晶シリコンを
形成する様にしたので、トランジスタを配線ピッチによ
る制限を受ける事無く、微細化する事が可能となるばか
りでなく、配線設計の自由度も増大し、回路レベルでの
集積度を向上させる事が可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施例

【図２】本発明の第２の実施例

【図３】本発明の第３の実施例

【図４】本発明の第４の実施例

【図５】従来例（その１）

【図６】従来例（その２）

【符号の説明】

１０１半導体基板１０２窒化膜１０３，１１１酸化膜１０４レジスト１０５チャンネルストップ層１０６素子分離絶縁膜１０７コレクタ領域１０８側壁保護膜１０９外部ベース１１０コレクタ接触部１１２真性ベース１１３多結晶シリコン電極１１４エミッタ

Claims

【特許請求の範囲】

【請求項１】（ａ）第１導電型半導体基板の第１領域上
に、耐酸化性膜と第１の絶縁膜とから成る積層膜パター
ンの保護膜を形成する工程、（ｂ）前記第１領域以外の領域に第２の絶縁膜を形成
し、前記第１領域を第２導電型の島領域とする工程、（ｃ）前記積層膜パターンの対向する２辺に側壁保護膜
を形成する工程、（ｄ）前記耐酸化性膜パターンを、前記第１領域の一部
が露出するよう縮退させて、その露出した部分の一方を
第２領域、もう一方を第３領域とし、残っている前記耐
酸化性膜の部分を第４領域とする工程、（ｅ）前記第２、第３領域に、それぞれ第１導電型、第
２導電型の領域を形成する工程、（ｆ）再度、前記耐酸化性膜を縮退させて、前記第２、
第３領域を広げ、少なくとも該第２、第３領域上に第３
の絶縁膜を形成する工程、（ｇ）前記耐酸化性膜、第１の絶縁膜、側壁保護膜を除
去する工程、（ｈ）前記第２領域を含み、第４領域から第３領域の一
部に延在する領域に第１導電型の領域を形成する工程、（ｉ）前記第４領域に第２導電型の領域を形成する工
程、以上の工程を含むことを特徴とする半導体装置の製造方
法。
【請求項２】請求項１（ａ）項記載の積層膜パターン
の保護膜を形成した後、該保護膜の端部の下までくぼみ
（リセス）ができるように、前記保護膜部分以外の領域
の半導体基板上部をエッチング除去し、前記保護膜以外
に第２の絶縁膜を形成し、第１領域を第２導電型の領域
とし、その後、請求項１の（ｃ）ないし（ｉ）項の工程
を施すことを特徴とする半導体装置の製造方法。
【請求項３】請求項１の（ａ）ないし（ｅ）項記載の
工程を施した後、前記第２、第３領域上に第３の絶縁膜
を形成し、次いで前記耐酸化性膜をさらに縮退させて前
記第１領域が露出した部分に、第４の絶縁膜を形成し、
その後、請求項１の（ｇ）ないし（ｉ）項記載の工程を
施すことを特徴とする半導体装置の製造方法。
【請求項４】請求項１の（ａ）ないし（ｄ）項記載の
工程を施した後、前記耐酸化性膜上の第１の絶縁膜と半
導体基板との間隙を埋めるように、前記第２、第３領域
に接するよう電極引き出し材を形成した後、前記第２、
第３領域に第１、第２導電型の領域を形成し、前記第１
の積層膜と側壁保護膜を除去し、前記電極材の上に絶縁
膜を形成した後、請求項１の（ｈ）（ｉ）項記載の工程
を施すことを特徴とする半導体装置の製造方法。