JPH06245585A - 半導体装置 - Google Patents
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- JPH06245585A JPH06245585A JP5055084A JP5508493A JPH06245585A JP H06245585 A JPH06245585 A JP H06245585A JP 5055084 A JP5055084 A JP 5055084A JP 5508493 A JP5508493 A JP 5508493A JP H06245585 A JPH06245585 A JP H06245585A
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- 238000001514 detection method Methods 0.000 claims description 15
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
- H02P7/00—Arrangements for regulating or controlling the speed or torque of electric DC motors
- H02P7/03—Arrangements for regulating or controlling the speed or torque of electric DC motors for controlling the direction of rotation of DC motors
- H02P7/04—Arrangements for regulating or controlling the speed or torque of electric DC motors for controlling the direction of rotation of DC motors by means of a H-bridge circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/082—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit
- H03K17/0822—Modifications for protecting switching circuit against overcurrent or overvoltage by feedback from the output to the control circuit in field-effect transistor switches
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- H03K—PULSE TECHNIQUE
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- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
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-
- H—ELECTRICITY
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Abstract
(57)【要約】
【目的】 ＭＯＳトランジスタを用いた駆動回路のサー
ジによる破壊を防止しながらトランジスタの低耐圧化と
電力損失低減を図る。 【構成】 陰極が電源ＶDDに接続されたツエナダイオ
ードＺＤ１が抵抗Ｒ１，Ｒ２と直列接続される。最大定
格電源電圧以上のサージ電圧が電源ＶDDに印加されて、
ツエナダイオードＺＤ１の耐圧を越えると電流が抵抗を
流れ、接続点Ｘ１の電位が上昇する。これにより、ベー
スがＸ１に接続され、コレクタがトランジスタＴｒ１，
Ｔｒ４のゲートに接続されたトランジスタＱ１が導通し
てトランジスタＴｒ１，ＴＲ４を非導通にする。同様に
ツエナダイオードＺＤ２、抵抗Ｒ３，Ｒ４、トランジス
タＱ２により、トランジスタＴｒ２，ＴＲ３が非導通と
され、破壊が防止される。 トランジスタＴｒ１〜Ｔｒ
４の１個当りの耐圧を最大定格電源電圧の半分にするこ
とができ、電力損失を低減することができる。
ジによる破壊を防止しながらトランジスタの低耐圧化と
電力損失低減を図る。 【構成】 陰極が電源ＶDDに接続されたツエナダイオ
ードＺＤ１が抵抗Ｒ１，Ｒ２と直列接続される。最大定
格電源電圧以上のサージ電圧が電源ＶDDに印加されて、
ツエナダイオードＺＤ１の耐圧を越えると電流が抵抗を
流れ、接続点Ｘ１の電位が上昇する。これにより、ベー
スがＸ１に接続され、コレクタがトランジスタＴｒ１，
Ｔｒ４のゲートに接続されたトランジスタＱ１が導通し
てトランジスタＴｒ１，ＴＲ４を非導通にする。同様に
ツエナダイオードＺＤ２、抵抗Ｒ３，Ｒ４、トランジス
タＱ２により、トランジスタＴｒ２，ＴＲ３が非導通と
され、破壊が防止される。 トランジスタＴｒ１〜Ｔｒ
４の１個当りの耐圧を最大定格電源電圧の半分にするこ
とができ、電力損失を低減することができる。
Description
【０００１】
【産業上の利用分野】本発明は、大電力駆動回路を有す
る半導体装置に関し、特に複数のパワートランジスタを
縦続接続してなるハーフブリッジを用いた駆動回路が形
成されている半導体装置に関する。
る半導体装置に関し、特に複数のパワートランジスタを
縦続接続してなるハーフブリッジを用いた駆動回路が形
成されている半導体装置に関する。
【０００２】
【従来の技術】モータを正方向回転、逆方向回転のいず
れでも切換えにより回転させたい場合に、複数のトラン
ジスタを縦続接続してハーフブリッジに形成したものを
組合せた駆動回路を用いると便利であり広く使用されて
いる。図１４はこの種の従来のモータ駆動回路の一例を
示す。 この回路は、ＭＯＳトランジスタＴｒ１，Ｔｒ
３及びＴｒ２，Ｔｒ４をそれぞれ縦続接続して、ハーフ
ブリッジを形成し、このハーフブリッジを２つ組合せて
Ｈブリッジ型にし、各ＭＯＳトランジスタのドレイン・
ソース間にダイオードＤ１〜Ｄ４を接続したものであ
る。ＭＯＳトランジスタＴｒ１とＴｒ４が導通状態にな
るようにこれらのゲートに信号を印加し、ＭＯＳトラン
ジスタＴｒ２とＴｒ３とが非導通状態になるようにその
ゲートに信号を印加すると、電流は矢印ａで示す方向に
流れてモータＭが正方向に回転する。 ＭＯＳトランジ
スタＴｒ１，Ｔｒ４とＴｒ２，Ｔｒ３へのゲート信号を
逆にすれば、電流はＭＯＳトランジスタＴｒ２からＴｒ
３へ流れてモータは逆方向に回転する。
れでも切換えにより回転させたい場合に、複数のトラン
ジスタを縦続接続してハーフブリッジに形成したものを
組合せた駆動回路を用いると便利であり広く使用されて
いる。図１４はこの種の従来のモータ駆動回路の一例を
示す。 この回路は、ＭＯＳトランジスタＴｒ１，Ｔｒ
３及びＴｒ２，Ｔｒ４をそれぞれ縦続接続して、ハーフ
ブリッジを形成し、このハーフブリッジを２つ組合せて
Ｈブリッジ型にし、各ＭＯＳトランジスタのドレイン・
ソース間にダイオードＤ１〜Ｄ４を接続したものであ
る。ＭＯＳトランジスタＴｒ１とＴｒ４が導通状態にな
るようにこれらのゲートに信号を印加し、ＭＯＳトラン
ジスタＴｒ２とＴｒ３とが非導通状態になるようにその
ゲートに信号を印加すると、電流は矢印ａで示す方向に
流れてモータＭが正方向に回転する。 ＭＯＳトランジ
スタＴｒ１，Ｔｒ４とＴｒ２，Ｔｒ３へのゲート信号を
逆にすれば、電流はＭＯＳトランジスタＴｒ２からＴｒ
３へ流れてモータは逆方向に回転する。
【０００３】このように、２つのハーフブリッジ回路を
Ｈ形に組んだ駆動回路は、ゲートに印加する信号を変え
るだけでモータＭの正逆の回転制御を行うことができ、
無接点スイッチングができるので、寿命が長く、信頼性
が高いという利点を有する。また、半導体基板に集積形
成できるので小型で低コストになる利点もあり、広く利
用されている。
Ｈ形に組んだ駆動回路は、ゲートに印加する信号を変え
るだけでモータＭの正逆の回転制御を行うことができ、
無接点スイッチングができるので、寿命が長く、信頼性
が高いという利点を有する。また、半導体基板に集積形
成できるので小型で低コストになる利点もあり、広く利
用されている。
【０００４】
【発明が解決しようとする課題】しかしながら、半導体
素子はサージ電圧に弱いという問題がある。サージ電圧
は、例えば蓄電池の充電中に端子が外れた時とか、落雷
があった時などに発生する。このサージ電圧は数十Ｖか
ら百Ｖ近くにまでなる場合があり、エネルギーが非常に
大きい。図１４の回路において、電流が矢印ａの方向に
流れている状態でサージ電圧が電源ＶDDに印加された場
合、ＭＯＳトランジスタＴｒ１〜Ｔｒ４のドレインとソ
ースとの間の耐圧がサージ電圧よりも低いときにはサー
ジ電流が矢印ｂの方向に流れ、ＭＯＳトランジスタＴｒ
１〜Ｔｒ４またはダイオードＤ１〜Ｄ４を破壊してしま
う。この破壊を防ぐためには、４個のＭＯＳトランジス
タＴｒ１〜Ｔｒ４のすべてのドレイン・ソース間耐圧を
サージ電圧より高くする必要がある。
素子はサージ電圧に弱いという問題がある。サージ電圧
は、例えば蓄電池の充電中に端子が外れた時とか、落雷
があった時などに発生する。このサージ電圧は数十Ｖか
ら百Ｖ近くにまでなる場合があり、エネルギーが非常に
大きい。図１４の回路において、電流が矢印ａの方向に
流れている状態でサージ電圧が電源ＶDDに印加された場
合、ＭＯＳトランジスタＴｒ１〜Ｔｒ４のドレインとソ
ースとの間の耐圧がサージ電圧よりも低いときにはサー
ジ電流が矢印ｂの方向に流れ、ＭＯＳトランジスタＴｒ
１〜Ｔｒ４またはダイオードＤ１〜Ｄ４を破壊してしま
う。この破壊を防ぐためには、４個のＭＯＳトランジス
タＴｒ１〜Ｔｒ４のすべてのドレイン・ソース間耐圧を
サージ電圧より高くする必要がある。
【０００５】しかし、ＭＯＳトランジスタの耐圧を高く
すると、オン抵抗が上昇し、特にＨブリッジのようにＭ
ＯＳトランジスタを直列に接続して使用する場合には、
電力損失が増大するという問題があった。したがって本
発明は、複数のパワートランジスタを縦続接続してなる
ハーフブリッジを用いた駆動回路を備えた半導体装置に
おいて、サージ電圧によるパワートランジスタの破壊を
防止するとともに、パワートランジスタの低耐圧化を実
現して、電力損失を低減した半導体装置を提供すること
を目的とする。
すると、オン抵抗が上昇し、特にＨブリッジのようにＭ
ＯＳトランジスタを直列に接続して使用する場合には、
電力損失が増大するという問題があった。したがって本
発明は、複数のパワートランジスタを縦続接続してなる
ハーフブリッジを用いた駆動回路を備えた半導体装置に
おいて、サージ電圧によるパワートランジスタの破壊を
防止するとともに、パワートランジスタの低耐圧化を実
現して、電力損失を低減した半導体装置を提供すること
を目的とする。
【０００６】
【課題を解決するための手段】このため、本発明は、ト
ランジスタＴｒ１〜Ｔｒ４など２個以上のパワートラン
ジスタが縦続接続されて形成されるハーフブリッジを有
する駆動回路を備えた半導体装置において、前記駆動回
路の電源端子ＶDDと前記パワートランジスタのグラウン
ドとの間に所定電圧以上のサージ電圧の入力があったと
きこのサージ電圧を検出し、前記パワートランジスタを
非導通にするゲート信号を発生するサージ入力検出手段
を備えるものとした。
ランジスタＴｒ１〜Ｔｒ４など２個以上のパワートラン
ジスタが縦続接続されて形成されるハーフブリッジを有
する駆動回路を備えた半導体装置において、前記駆動回
路の電源端子ＶDDと前記パワートランジスタのグラウン
ドとの間に所定電圧以上のサージ電圧の入力があったと
きこのサージ電圧を検出し、前記パワートランジスタを
非導通にするゲート信号を発生するサージ入力検出手段
を備えるものとした。
【０００７】
【作用】サージ入力検出手段は、電源端子とパワートラ
ンジスタのゲートとの間に接続され、電源に所定以上の
サージ電圧の発生の有無を監視している。サージ入力が
あると、サージ入力検出手段は、これを検出してパワー
トランジスタのゲートに信号を送り、パワートランジス
タを非導通にして、サージ電流がトランジスタに流れな
いようにしてトランジスタの破壊を防止する。トランジ
スタは、所定電圧以上の電圧を受けることはないから、
縦続されたトランジスタＴｒ１とＴｒ３、あるいはトラ
ンジスタＴｒ２とＴｒ４のドレイン・ソース間耐圧の和
は最大定格電源電圧よりも少し大きければよい。したが
って、例えば２個縦続ハーフブリッジ型の場合、個々の
トランジスタのブレークダウン電圧は最大定格電源電圧
の半分でよいことになり、トランジスタの低耐圧化が実
現される。この低耐圧化により、トランジスタの電力損
失が低減される。
ンジスタのゲートとの間に接続され、電源に所定以上の
サージ電圧の発生の有無を監視している。サージ入力が
あると、サージ入力検出手段は、これを検出してパワー
トランジスタのゲートに信号を送り、パワートランジス
タを非導通にして、サージ電流がトランジスタに流れな
いようにしてトランジスタの破壊を防止する。トランジ
スタは、所定電圧以上の電圧を受けることはないから、
縦続されたトランジスタＴｒ１とＴｒ３、あるいはトラ
ンジスタＴｒ２とＴｒ４のドレイン・ソース間耐圧の和
は最大定格電源電圧よりも少し大きければよい。したが
って、例えば２個縦続ハーフブリッジ型の場合、個々の
トランジスタのブレークダウン電圧は最大定格電源電圧
の半分でよいことになり、トランジスタの低耐圧化が実
現される。この低耐圧化により、トランジスタの電力損
失が低減される。
【０００８】
【実施例】図１は本発明の実施例を総括的に示すブロッ
ク図である。ＭＯＳトランジスタＴｒ１，Ｔｒ３および
Ｔｒ２，Ｔｒ４がそれぞれ電源ＶDDとグラウンド間に縦
続接続されている。これらはハーフブリッジを形成し、
このハーフブリッジを２つ組合せてＨブリッジ型とし、
各 ＭＯＳトランジスタにはダイオードＤ１〜Ｄ４を接
続してある。ＭＯＳトランジスタＴｒ１とＴｒ３の接続
点およびＴｒ２とＴｒ４の接続点間に負荷としてのモー
タＭが接続され、駆動回路が構成される。ＭＯＳトラン
ジスタＴｒ１〜Ｔｒ４のゲートにはそれぞれ制御信号が
入力されてモータＭの運転が制御される。なおここで
は、上記制御回路からの配線は省略してある。上記駆動
回路の電源端子ＶDDと前記ＭＯＳトランジスタのグラウ
ンドとの間に発明のサージ入力検出手段１が接続され
る。
ク図である。ＭＯＳトランジスタＴｒ１，Ｔｒ３および
Ｔｒ２，Ｔｒ４がそれぞれ電源ＶDDとグラウンド間に縦
続接続されている。これらはハーフブリッジを形成し、
このハーフブリッジを２つ組合せてＨブリッジ型とし、
各 ＭＯＳトランジスタにはダイオードＤ１〜Ｄ４を接
続してある。ＭＯＳトランジスタＴｒ１とＴｒ３の接続
点およびＴｒ２とＴｒ４の接続点間に負荷としてのモー
タＭが接続され、駆動回路が構成される。ＭＯＳトラン
ジスタＴｒ１〜Ｔｒ４のゲートにはそれぞれ制御信号が
入力されてモータＭの運転が制御される。なおここで
は、上記制御回路からの配線は省略してある。上記駆動
回路の電源端子ＶDDと前記ＭＯＳトランジスタのグラウ
ンドとの間に発明のサージ入力検出手段１が接続され
る。
【０００９】図２は本発明の第１の実施例を示す。ＭＯ
ＳトランジスタＴｒ１〜Ｔｒ４の各ゲートにはサージ入
力検出手段として、サージ入力を電圧から検出するサー
ジ検出回路１Ａが接続されている。サージ検出回路１Ａ
は次のように構成されている。電源ＶDDにツエナダイオ
ードＺＤ１，ＺＤ２の陰極を接続し、ツエナダイオード
ＺＤ１の陽極とグラウンドとの間に抵抗Ｒ１，Ｒ２を接
続してある。抵抗Ｒ１とＲ２との接続点Ｘ１にトランジ
スタＱ１のベースを接続し、そのコレクタをトランジス
タＴｒ１，Ｔｒ４の各ゲートに接続し、エミッタを接地
してある。同様にツエナダイオードＺＤ２の陽極とグラ
ウンドとの間に抵抗Ｒ３，Ｒ４を接続し、その接続点Ｘ
２にトランジスタＱ２のベースを接続し、そのコレクタ
をトランジスタＴｒ２，Ｔｒ３のゲートに接続し、エミ
ッタを接地してある。
ＳトランジスタＴｒ１〜Ｔｒ４の各ゲートにはサージ入
力検出手段として、サージ入力を電圧から検出するサー
ジ検出回路１Ａが接続されている。サージ検出回路１Ａ
は次のように構成されている。電源ＶDDにツエナダイオ
ードＺＤ１，ＺＤ２の陰極を接続し、ツエナダイオード
ＺＤ１の陽極とグラウンドとの間に抵抗Ｒ１，Ｒ２を接
続してある。抵抗Ｒ１とＲ２との接続点Ｘ１にトランジ
スタＱ１のベースを接続し、そのコレクタをトランジス
タＴｒ１，Ｔｒ４の各ゲートに接続し、エミッタを接地
してある。同様にツエナダイオードＺＤ２の陽極とグラ
ウンドとの間に抵抗Ｒ３，Ｒ４を接続し、その接続点Ｘ
２にトランジスタＱ２のベースを接続し、そのコレクタ
をトランジスタＴｒ２，Ｔｒ３のゲートに接続し、エミ
ッタを接地してある。
【００１０】ツエナダイオードＺＤ１，ＺＤ２のブレー
クダウン電圧は、トランジスタＴｒ１〜Ｔｒ４の各１個
のブレークダウン電圧以下に設定されている。最大定格
電源電圧以上のサージ電圧が電源ＶDDに印加されて、ツ
エナダイオードＺＤ１，ＺＤ２の耐圧を越えた場合、電
流が抵抗Ｒ１，Ｒ２またはＲ３，Ｒ４を流れ、接続点Ｘ
１またはＸ２の電位が上昇する。これにより、トランジ
スタＱ１またはＱ２が導通し、トランジスタＴｒ１，Ｔ
Ｒ４またはＴｒ２，Ｔｒ３を非導通にする。ここで、抵
抗Ｒ１，Ｒ３は数百Ωより大きい値に設定され、ツエナ
ダイオードＺＤ１，ＺＤ２に流れるサージ電流は抑制さ
れるので、ツエナダイオードの面積は１ｍｍ2 以下に小
さくできる。
クダウン電圧は、トランジスタＴｒ１〜Ｔｒ４の各１個
のブレークダウン電圧以下に設定されている。最大定格
電源電圧以上のサージ電圧が電源ＶDDに印加されて、ツ
エナダイオードＺＤ１，ＺＤ２の耐圧を越えた場合、電
流が抵抗Ｒ１，Ｒ２またはＲ３，Ｒ４を流れ、接続点Ｘ
１またはＸ２の電位が上昇する。これにより、トランジ
スタＱ１またはＱ２が導通し、トランジスタＴｒ１，Ｔ
Ｒ４またはＴｒ２，Ｔｒ３を非導通にする。ここで、抵
抗Ｒ１，Ｒ３は数百Ωより大きい値に設定され、ツエナ
ダイオードＺＤ１，ＺＤ２に流れるサージ電流は抑制さ
れるので、ツエナダイオードの面積は１ｍｍ2 以下に小
さくできる。
【００１１】以上の構成により、最大定格電圧以上のサ
ージ電圧の発生があると、これがツエナダイオードで検
出され、トランジスタＴｒ１〜Ｔｒ４が非導通にされる
ので、トランジスタＴｒ１〜Ｔｒ４の１個当りの耐圧を
サージ電圧の半分にすることができ、電力損失を低減す
ることができる。
ージ電圧の発生があると、これがツエナダイオードで検
出され、トランジスタＴｒ１〜Ｔｒ４が非導通にされる
ので、トランジスタＴｒ１〜Ｔｒ４の１個当りの耐圧を
サージ電圧の半分にすることができ、電力損失を低減す
ることができる。
【００１２】図３は、上述した駆動回路およびサージ検
出回路を形成した半導体チップの断面図である。Ｐ型シ
リコン基板１１の表面にＮ+ 型埋込層１２、１３を形成
し、その上にＰ型層１４をエピタキシャル成長させる。
Ｐ型層１４内にＮ+ 型埋込層１２に達するＮ型領域１５
を形成する。 Ｎ型領域１５内にＰ型ベース領域１６，
１７を形成する。Ｎ型領域１５内にはまた、Ｎ+ 型ドレ
イン領域１８，１９，２０を形成する。
出回路を形成した半導体チップの断面図である。Ｐ型シ
リコン基板１１の表面にＮ+ 型埋込層１２、１３を形成
し、その上にＰ型層１４をエピタキシャル成長させる。
Ｐ型層１４内にＮ+ 型埋込層１２に達するＮ型領域１５
を形成する。 Ｎ型領域１５内にＰ型ベース領域１６，
１７を形成する。Ｎ型領域１５内にはまた、Ｎ+ 型ドレ
イン領域１８，１９，２０を形成する。
【００１３】Ｐ型ベース領域１６，１７内に、Ｎ+ 型ソ
ース領域２１，２２およびＰ型領域２３，２４を形成す
る。そして、Ｎ型領域１５の表面にゲート絶縁膜２５を
設け、その上にゲート電極２６〜３０を形成する。ゲー
ト電極２６〜３０をさらに絶縁膜３１で覆い、窓あけし
て、ソース電極３２，３３，ドレイン電極３４，３５が
形成される。
ース領域２１，２２およびＰ型領域２３，２４を形成す
る。そして、Ｎ型領域１５の表面にゲート絶縁膜２５を
設け、その上にゲート電極２６〜３０を形成する。ゲー
ト電極２６〜３０をさらに絶縁膜３１で覆い、窓あけし
て、ソース電極３２，３３，ドレイン電極３４，３５が
形成される。
【００１４】Ｐ型層１４内にはまた、ツエナダイオード
のＮ型カソード領域３６がＮ+ 型埋込層１３に達するよ
うに形成され、その中にＰ型アノード領域３７をＮ+ 型
埋込層１３に達するように設けてある。各領域内に電気
的接触を良くするためＮ+ 型領域３８，Ｐ+ 型領域４４
が形成される。
のＮ型カソード領域３６がＮ+ 型埋込層１３に達するよ
うに形成され、その中にＰ型アノード領域３７をＮ+ 型
埋込層１３に達するように設けてある。各領域内に電気
的接触を良くするためＮ+ 型領域３８，Ｐ+ 型領域４４
が形成される。
【００１５】Ｎ型カソード領域３６の隣のＰ型層１４内
にバイポーラトランジスタのＮ型コレクタ領域４０が形
成され、その中にＰ型ベース領域４１を形成し、その中
にＮ型エミッタ領域４２が形成される。各領域内には電
極取出し用のＮ+ 型領域３９，Ｐ+ 型領域４３が形成さ
れる。そして表面を絶縁膜で覆い、多結晶シリコンで抵
抗Ｒ１，Ｒ２が形成される。
にバイポーラトランジスタのＮ型コレクタ領域４０が形
成され、その中にＰ型ベース領域４１を形成し、その中
にＮ型エミッタ領域４２が形成される。各領域内には電
極取出し用のＮ+ 型領域３９，Ｐ+ 型領域４３が形成さ
れる。そして表面を絶縁膜で覆い、多結晶シリコンで抵
抗Ｒ１，Ｒ２が形成される。
【００１６】絶縁膜と抵抗Ｒ１，Ｒ２は、図の右側のＭ
ＯＳトランジスタのゲート絶縁膜２５，ゲート電極２６
〜３０と同時に形成される。表面を絶縁膜３１で覆い、
窓あけして金属でツエナダイオードの陰極４５，陽極４
６，バイポーラトランジスタのコレクタ電極４７，エミ
ッタ電極４８、ベース領域からの配線４９を形成する。
このあと、さらに図示しない絶縁膜で覆い、窓あけし
て、金属配線５０で電気接続が行なわれる。以上により
図２に示した駆動回路の片側半分が形成されるが、同様
にして同回路のすべてが１つの半導体チップに形成され
る。これにより、装置の小型化が実現される。
ＯＳトランジスタのゲート絶縁膜２５，ゲート電極２６
〜３０と同時に形成される。表面を絶縁膜３１で覆い、
窓あけして金属でツエナダイオードの陰極４５，陽極４
６，バイポーラトランジスタのコレクタ電極４７，エミ
ッタ電極４８、ベース領域からの配線４９を形成する。
このあと、さらに図示しない絶縁膜で覆い、窓あけし
て、金属配線５０で電気接続が行なわれる。以上により
図２に示した駆動回路の片側半分が形成されるが、同様
にして同回路のすべてが１つの半導体チップに形成され
る。これにより、装置の小型化が実現される。
【００１７】図４には本発明の第２の実施例が示され
る。 この実施例においては、サージ入力検出手段とし
てサージ入力を電流から検出するサージ検出回路１Ｂが
設けられる。すなわち、２つの基準電源２、３を設け、
グラウンドとの間にそれぞれ抵抗Ｒ５、Ｒ６およびＲ
７、Ｒ８が直列接続される。各々の抵抗の接続点に比較
器４、５の負入力端子が接続される。比較器４、５の正
入力端子はそれぞれトランジスタＴｒ３，Ｔｒ４のソー
スに接続され、各ソースはそれぞれ抵抗Ｒ９、Ｒ１０を
介して接地されている。比較器４、５の出力端はそれぞ
れトランジスタＱ３、Ｑ４のゲートに接続される。トラ
ンジスタＱ３、Ｑ４のドレインはトランジスタＴｒ１、
Ｔｒ４およびＴｒ２、Ｔｒ３のゲートに接続され、ソー
スは接地される。
る。 この実施例においては、サージ入力検出手段とし
てサージ入力を電流から検出するサージ検出回路１Ｂが
設けられる。すなわち、２つの基準電源２、３を設け、
グラウンドとの間にそれぞれ抵抗Ｒ５、Ｒ６およびＲ
７、Ｒ８が直列接続される。各々の抵抗の接続点に比較
器４、５の負入力端子が接続される。比較器４、５の正
入力端子はそれぞれトランジスタＴｒ３，Ｔｒ４のソー
スに接続され、各ソースはそれぞれ抵抗Ｒ９、Ｒ１０を
介して接地されている。比較器４、５の出力端はそれぞ
れトランジスタＱ３、Ｑ４のゲートに接続される。トラ
ンジスタＱ３、Ｑ４のドレインはトランジスタＴｒ１、
Ｔｒ４およびＴｒ２、Ｔｒ３のゲートに接続され、ソー
スは接地される。
【００１８】電源ＶDDにサージ電圧が印加されると、こ
のサージによる電流がトランジスタＴｒ１、モータＭ、
トランジスタＴｒ４を通って、またはトランジスタＴｒ
２、モータＭ、トランジスタＴｒ３を通ってＹ点に至
り、抵抗Ｒ９またはＲ１０を通ってグラウンドに流れ
る。これによりＹ点の電位が上昇することになる。Ｙ点
の電位が基準電圧以上に達すると、比較器４、５は基準
電圧との差をトランジスタＱ３、Ｑ４のゲートに印加
し、トランジスタＱ３、Ｑ４をオン状態（動作状態）に
する。
のサージによる電流がトランジスタＴｒ１、モータＭ、
トランジスタＴｒ４を通って、またはトランジスタＴｒ
２、モータＭ、トランジスタＴｒ３を通ってＹ点に至
り、抵抗Ｒ９またはＲ１０を通ってグラウンドに流れ
る。これによりＹ点の電位が上昇することになる。Ｙ点
の電位が基準電圧以上に達すると、比較器４、５は基準
電圧との差をトランジスタＱ３、Ｑ４のゲートに印加
し、トランジスタＱ３、Ｑ４をオン状態（動作状態）に
する。
【００１９】トランジスタＱ３、Ｑ４がオン状態になる
と４個のトランジスタＴｒ１〜Ｔｒ４のすべてがオフ状
態（非動作状態）になり、電流は流れなくなり、トラン
ジスタＴｒ１〜Ｔｒ４が破壊するのが防止される。基準
電源２、３はモータなどの電力機器を直接駆動するもの
ではないから、大電力を必要とせず、サージ電圧以上の
高耐圧系の半導体素子で構成しても、これによる電力損
失は問題にならない。
と４個のトランジスタＴｒ１〜Ｔｒ４のすべてがオフ状
態（非動作状態）になり、電流は流れなくなり、トラン
ジスタＴｒ１〜Ｔｒ４が破壊するのが防止される。基準
電源２、３はモータなどの電力機器を直接駆動するもの
ではないから、大電力を必要とせず、サージ電圧以上の
高耐圧系の半導体素子で構成しても、これによる電力損
失は問題にならない。
【００２０】図５には本発明の第３の実施例が示され
る。 ここではサージ入力検出手段として温度変化から
サージ入力を検出するサージ検出回路１Ｃが設けられ
る。すなわち、基準電源２、３とグラウンドとの間に、
それぞれ抵抗Ｒ１１、Ｒ１２およびＲ１４、Ｒ１５をそ
れぞれ直列接続し、抵抗の接続点を比較器６、７の正入
力端子に接続してある。さらに上記基準電源２、３とグ
ラウンドとの間に抵抗Ｒ１３とダイオードＤ５、抵抗Ｒ
１６とダイオードＤ６をそれぞれ直列接続し、これらの
ダイオードの陽極と抵抗との接続点をそれぞれ比較器
６、７の負入力端子に接続してある。
る。 ここではサージ入力検出手段として温度変化から
サージ入力を検出するサージ検出回路１Ｃが設けられ
る。すなわち、基準電源２、３とグラウンドとの間に、
それぞれ抵抗Ｒ１１、Ｒ１２およびＲ１４、Ｒ１５をそ
れぞれ直列接続し、抵抗の接続点を比較器６、７の正入
力端子に接続してある。さらに上記基準電源２、３とグ
ラウンドとの間に抵抗Ｒ１３とダイオードＤ５、抵抗Ｒ
１６とダイオードＤ６をそれぞれ直列接続し、これらの
ダイオードの陽極と抵抗との接続点をそれぞれ比較器
６、７の負入力端子に接続してある。
【００２１】比較器６、７の出力端はトランジスタＱ
５、Ｑ６のゲートに接続されている。トランジスタＱ５
のソースは接地され、そのドレインはトランジスタＴｒ
１、Ｔｒ４の各ゲートに接続される。また、トランジス
タＱ６のソースは接地され、そのドレインはトランジス
タＴｒ２、Ｔｒ３の各ゲートに接続される。これらのサ
ージ検出回路と駆動回路は同一半導体チップ内に形成さ
れる。
５、Ｑ６のゲートに接続されている。トランジスタＱ５
のソースは接地され、そのドレインはトランジスタＴｒ
１、Ｔｒ４の各ゲートに接続される。また、トランジス
タＱ６のソースは接地され、そのドレインはトランジス
タＴｒ２、Ｔｒ３の各ゲートに接続される。これらのサ
ージ検出回路と駆動回路は同一半導体チップ内に形成さ
れる。
【００２２】電源ＶDDにサージ電圧が印加され、トラン
ジスタＴｒ１、Ｔｒ４またはＴｒ２、Ｔｒ３をサージ電
流が流れると、半導体チップの温度が異常に上昇する。
すると、ダイオードＤ５、Ｄ６の順方向電圧降下が定格
値よりも小さくなる。その結果、比較器６、７の正入力
端子と負入力端子との間に電位差を生じ、その電位差が
トランジスタＱ５、Ｑ６のゲートに出力される。これに
よりトランジスタＱ５、Ｑ６がオン状態になる。そし
て、トランジスタＴｒ１〜Ｔｒ４がオフ状態にされ、ト
ランジスタＴｒ１〜Ｔｒ４が破壊されるのが防止され
る。
ジスタＴｒ１、Ｔｒ４またはＴｒ２、Ｔｒ３をサージ電
流が流れると、半導体チップの温度が異常に上昇する。
すると、ダイオードＤ５、Ｄ６の順方向電圧降下が定格
値よりも小さくなる。その結果、比較器６、７の正入力
端子と負入力端子との間に電位差を生じ、その電位差が
トランジスタＱ５、Ｑ６のゲートに出力される。これに
よりトランジスタＱ５、Ｑ６がオン状態になる。そし
て、トランジスタＴｒ１〜Ｔｒ４がオフ状態にされ、ト
ランジスタＴｒ１〜Ｔｒ４が破壊されるのが防止され
る。
【００２３】次に駆動回路として図６に示されるような
ものがある。 すなわち、上述した駆動回路がＮチャネ
ルの同一導電性のＭＯＳトランジスタのみを４個用いて
ハーフブリッジ型に組込んだものであるのに対して、こ
れはＰチャネルＭＯＳトランジスタＰＴｒとＮチャネル
ＭＯＳトランジスタＮＴｒとを組合せて構成したもので
ある。このように半導体チップにＣＭＯＳ型で形成する
場合には、模型ＭＯＳトランジスタで構成するのが一般
であるが、この場合、ＮチャネルＭＯＳトランジスタよ
りもＰチャネルＭＯＳトランジスタの方がオン抵抗が高
くなってしまうという特性があり、電力損失低減に限界
があるという問題がある。
ものがある。 すなわち、上述した駆動回路がＮチャネ
ルの同一導電性のＭＯＳトランジスタのみを４個用いて
ハーフブリッジ型に組込んだものであるのに対して、こ
れはＰチャネルＭＯＳトランジスタＰＴｒとＮチャネル
ＭＯＳトランジスタＮＴｒとを組合せて構成したもので
ある。このように半導体チップにＣＭＯＳ型で形成する
場合には、模型ＭＯＳトランジスタで構成するのが一般
であるが、この場合、ＮチャネルＭＯＳトランジスタよ
りもＰチャネルＭＯＳトランジスタの方がオン抵抗が高
くなってしまうという特性があり、電力損失低減に限界
があるという問題がある。
【００２４】図７、図８はこのようなＣＭＯＳ型に適用
した本発明の第４の実施例を示す。高濃度にドープされ
たＰ+ 型シリコン基板５１の上にＰ型層５２をエピタキ
シアル成長法で形成する。そして、Ｐ型層５２にＮ型領
域５３を形成して、ＰチャネルＭＯＳトランジスタＰＴ
ｒを形成する領域とＮチャネルＭＯＳトランジステＮＴ
ｒを形成する領域とに分ける。
した本発明の第４の実施例を示す。高濃度にドープされ
たＰ+ 型シリコン基板５１の上にＰ型層５２をエピタキ
シアル成長法で形成する。そして、Ｐ型層５２にＮ型領
域５３を形成して、ＰチャネルＭＯＳトランジスタＰＴ
ｒを形成する領域とＮチャネルＭＯＳトランジステＮＴ
ｒを形成する領域とに分ける。
【００２５】ＰチャネルＭＯＳトランジスタ領域では、
Ｎ型ベース領域５４、５５を間隔をあけて設け、その中
にＰ型ソース領域５６、５７を設ける。ソース領域とＰ
型層５２までのＮ型ベース領域がチャネル領域となる。
このチャネル領域上にゲート絶縁膜６４を形成して、ゲ
ート電極６６を設ける一方、絶縁膜６５で絶縁した後、
窓あけしてソース電極６８を設ける。Ｐ+ 型シリコン基
板５１の裏面には、ドレイン電極７０が設けられる。こ
れにより、縦型二重拡散ＰチャネルＭＯＳトランジスタ
ＰＴｒが構成される。
Ｎ型ベース領域５４、５５を間隔をあけて設け、その中
にＰ型ソース領域５６、５７を設ける。ソース領域とＰ
型層５２までのＮ型ベース領域がチャネル領域となる。
このチャネル領域上にゲート絶縁膜６４を形成して、ゲ
ート電極６６を設ける一方、絶縁膜６５で絶縁した後、
窓あけしてソース電極６８を設ける。Ｐ+ 型シリコン基
板５１の裏面には、ドレイン電極７０が設けられる。こ
れにより、縦型二重拡散ＰチャネルＭＯＳトランジスタ
ＰＴｒが構成される。
【００２６】ＮチャネルＭＯＳトランジスタ領域はＮ型
領域５３に形成される。この領域５３内にＰ型ベース領
域５８、５９を間隔をおいて設け、Ｐ型ベース領域５
８、５９内にＮ型ソース領域６０、６１を設ける。ソー
ス領域６０、６１からＮ型領域５３に至るまでのＰ型ベ
ース領域がチャネル領域となる。このチャネル領域上に
ゲート絶縁膜６４を介してゲート電極６７を設け、絶縁
膜６５で絶縁する。絶縁膜６５を開口し、ソース電極６
９、ドレイン電極７１を設けて横型二重拡散Ｎチャネル
ＭＯＳトランジスタＮＴｒが構成される。なお、図８に
は各電極のパッドは省略してある。
領域５３に形成される。この領域５３内にＰ型ベース領
域５８、５９を間隔をおいて設け、Ｐ型ベース領域５
８、５９内にＮ型ソース領域６０、６１を設ける。ソー
ス領域６０、６１からＮ型領域５３に至るまでのＰ型ベ
ース領域がチャネル領域となる。このチャネル領域上に
ゲート絶縁膜６４を介してゲート電極６７を設け、絶縁
膜６５で絶縁する。絶縁膜６５を開口し、ソース電極６
９、ドレイン電極７１を設けて横型二重拡散Ｎチャネル
ＭＯＳトランジスタＮＴｒが構成される。なお、図８に
は各電極のパッドは省略してある。
【００２７】上記のように形成された半導体チップ８０
は、図９に示されるように、縦型二重拡散ＰチャネルＭ
ＯＳトランジスタＰＴｒの裏面のドレイン電極７０がリ
ードフレーム８１上にダイボンディングされ、このリー
ドフレーム８１に横型二重拡散ＮチャネルＭＯＳトラン
ジスタＮＴｒのドレイン電極７１がドレイン電極パッド
７５からボンディングワイヤ８２により出力配線ＯＵＴ
に接続される。そして、その他のゲート電極パッド７
２、縦型二重拡散ＰチャネルＭＯＳトランジスタＰＴｒ
のソース電極パッド７３、ならびに横型二重拡散Ｎチャ
ネルＭＯＳトランジスタＮＴｒのソース電極パッド７４
が、同じくボンディングワイヤによりそれぞれゲート、
電源、グラウンドへの配線ＧＡＴＥ、ＶＤ、ＧＮＤに接
続されて実装される。
は、図９に示されるように、縦型二重拡散ＰチャネルＭ
ＯＳトランジスタＰＴｒの裏面のドレイン電極７０がリ
ードフレーム８１上にダイボンディングされ、このリー
ドフレーム８１に横型二重拡散ＮチャネルＭＯＳトラン
ジスタＮＴｒのドレイン電極７１がドレイン電極パッド
７５からボンディングワイヤ８２により出力配線ＯＵＴ
に接続される。そして、その他のゲート電極パッド７
２、縦型二重拡散ＰチャネルＭＯＳトランジスタＰＴｒ
のソース電極パッド７３、ならびに横型二重拡散Ｎチャ
ネルＭＯＳトランジスタＮＴｒのソース電極パッド７４
が、同じくボンディングワイヤによりそれぞれゲート、
電源、グラウンドへの配線ＧＡＴＥ、ＶＤ、ＧＮＤに接
続されて実装される。
【００２８】このように、本実施例においては、Ｐチャ
ネルＭＯＳトランジスタを縦型二重拡散型、Ｎチャネル
ＭＯＳトランジスタを横型二重拡散型にして、同一半導
体基板上に形成してあるから、ＰチャネルとＮチャネル
のＭＯＳトランジスタの各オン抵抗が揃えられ、電力損
失を低減することが可能となる。
ネルＭＯＳトランジスタを縦型二重拡散型、Ｎチャネル
ＭＯＳトランジスタを横型二重拡散型にして、同一半導
体基板上に形成してあるから、ＰチャネルとＮチャネル
のＭＯＳトランジスタの各オン抵抗が揃えられ、電力損
失を低減することが可能となる。
【００２９】図１０は本発明の第５の実施例を示す半導
体チップの断面図である。この実施例においては、Ｐチ
ャネルＭＯＳトランジスタ形成領域にＰ型層５２の表面
からＰ+ 型シリコン基板５１に達するＰ+ 型領域７６を
設け、ＮチャネルＭＯＳトランジスタのドレイン電極７
１を配線７７によりＰ+ 型領域７６に接続している。す
なわち、これによりＰチャネルＭＯＳトランジスタのド
レイン電極７０とＮチャネルＭＯＳトランジスタのドレ
イン電極７１とが同一基板内で接続されていることにな
る。 その他の構成は第４の実施例と同じである。
体チップの断面図である。この実施例においては、Ｐチ
ャネルＭＯＳトランジスタ形成領域にＰ型層５２の表面
からＰ+ 型シリコン基板５１に達するＰ+ 型領域７６を
設け、ＮチャネルＭＯＳトランジスタのドレイン電極７
１を配線７７によりＰ+ 型領域７６に接続している。す
なわち、これによりＰチャネルＭＯＳトランジスタのド
レイン電極７０とＮチャネルＭＯＳトランジスタのドレ
イン電極７１とが同一基板内で接続されていることにな
る。 その他の構成は第４の実施例と同じである。
【００３０】この結果、半導体基板外での接続、すなわ
ちリードフレームを利用する金属線ボンディングが不要
になり、工数低減によるコストダウンが図られるだけで
なく、金属線の断線や外れなどの不良発生のおそれもな
くなり、信頼性が向上するという利点がある。
ちリードフレームを利用する金属線ボンディングが不要
になり、工数低減によるコストダウンが図られるだけで
なく、金属線の断線や外れなどの不良発生のおそれもな
くなり、信頼性が向上するという利点がある。
【００３１】図１１は本発明の第６の実施例を示す。こ
こでは、ＮチャネルＭＯＳトランジスタのソース電極６
９、ドレイン電極７１の上に絶縁膜７９を設けて絶縁
し、絶縁膜７９に開口を設けて複数のドレイン電極７１
を配線７８によりすべて接続してある。 その他の構成
は第４の実施例と同じである。これにより、ドレイン電
極の抵抗が低減され、さらに電力損失が低減できるとい
う効果がある。
こでは、ＮチャネルＭＯＳトランジスタのソース電極６
９、ドレイン電極７１の上に絶縁膜７９を設けて絶縁
し、絶縁膜７９に開口を設けて複数のドレイン電極７１
を配線７８によりすべて接続してある。 その他の構成
は第４の実施例と同じである。これにより、ドレイン電
極の抵抗が低減され、さらに電力損失が低減できるとい
う効果がある。
【００３２】なお、ＰチャネルＭＯＳトランジスタＰＴ
ｒとＮチャネルＭＯＳトランジスタＮＴｒの配列を、図
１２に示されるように、それぞれ複数個に分割して交互
に配置すると、図６の電源ＶDDと出力端子ＶＯＵＴとの
間にサージ電圧が発生してダイオードＤ７がブレークダ
ウンした場合に、熱が半導体チップ全体に拡散しやすく
なる。したがって、左右に分かれて発熱がチップの半分
に限られる図７、図８の第４の実施例に比べて、より一
層サージ耐量が向上できるという利点がある。
ｒとＮチャネルＭＯＳトランジスタＮＴｒの配列を、図
１２に示されるように、それぞれ複数個に分割して交互
に配置すると、図６の電源ＶDDと出力端子ＶＯＵＴとの
間にサージ電圧が発生してダイオードＤ７がブレークダ
ウンした場合に、熱が半導体チップ全体に拡散しやすく
なる。したがって、左右に分かれて発熱がチップの半分
に限られる図７、図８の第４の実施例に比べて、より一
層サージ耐量が向上できるという利点がある。
【００３３】このほかにも、図１３に示されるように、
ＰチャネルＭＯＳトランジスタＰＴｒおよびＮチャネル
ＭＯＳトランジスタＮＴｒの配列を互いに櫛歯状とし、
歯部が交互に噛み合うように、いわゆるインターディジ
ットの関係に配置することもできる。このような配列に
よっても、サージ電圧による発熱が半導体基板５１全体
に拡散するので、サージ耐量向上の効果が得られる。
ＰチャネルＭＯＳトランジスタＰＴｒおよびＮチャネル
ＭＯＳトランジスタＮＴｒの配列を互いに櫛歯状とし、
歯部が交互に噛み合うように、いわゆるインターディジ
ットの関係に配置することもできる。このような配列に
よっても、サージ電圧による発熱が半導体基板５１全体
に拡散するので、サージ耐量向上の効果が得られる。
【００３４】
【発明の効果】以上のとおり、本発明では、パワートラ
ンジスタをハーフブリッジ型に組んで構成した駆動回路
を備える半導体装置において、サージ入力検出手段を設
け、サージの侵入があると、駆動回路を構成しているパ
ワートランジスタをオフ状態にしてサージ電流の流れる
のを防ぐようにしたから、パワートランジスタの破壊を
防ぐことができるという効果がある。
ンジスタをハーフブリッジ型に組んで構成した駆動回路
を備える半導体装置において、サージ入力検出手段を設
け、サージの侵入があると、駆動回路を構成しているパ
ワートランジスタをオフ状態にしてサージ電流の流れる
のを防ぐようにしたから、パワートランジスタの破壊を
防ぐことができるという効果がある。
【００３５】とくに図２の実施例では、サージ入力検出
手段を、電源端子に陰極が接続するツエナダイオード
と、このツエナダイオードの陽極とグラウンドとの間に
直列接続する２つの抵抗と、この２つの抵抗の接続点に
ベースが接続するトランジスタとで構成しているから、
所定電圧以上のサージ電圧の発生があると、ツエナダイ
オードがブレークダウンを起こし、このとき流れる電流
により上記抵抗に電圧を発生させ、この電圧に基づいて
パワートランジスタを非導通にする信号がパワートラン
ジスタのゲートに送られる。所定電圧がツエナダイオー
ドの選択で簡単に設定でき、簡素に構成されるという利
点がある。
手段を、電源端子に陰極が接続するツエナダイオード
と、このツエナダイオードの陽極とグラウンドとの間に
直列接続する２つの抵抗と、この２つの抵抗の接続点に
ベースが接続するトランジスタとで構成しているから、
所定電圧以上のサージ電圧の発生があると、ツエナダイ
オードがブレークダウンを起こし、このとき流れる電流
により上記抵抗に電圧を発生させ、この電圧に基づいて
パワートランジスタを非導通にする信号がパワートラン
ジスタのゲートに送られる。所定電圧がツエナダイオー
ドの選択で簡単に設定でき、簡素に構成されるという利
点がある。
【００３６】また、図４の実施例では、サージ入力検出
手段を、ハーフブリッジのグラウンドに対する電位と基
準電位との電位差とを比較する比較器と、この比較器の
出力によりパワートランジスタを非導通にする信号を発
生するトランジスタとで構成しているから、サージ電流
がハーフブリッジに流れたときのその電位の変化に基づ
いてパワートランジスタを非導通にする信号がパワート
ランジスタのゲートに送られる。ハーフブリッジの電位
と基準電位との電位差を比較する比較器を用いているか
ら、パワートランジスタを非導通にする作動レベルの精
度が高いという利点を有する。
手段を、ハーフブリッジのグラウンドに対する電位と基
準電位との電位差とを比較する比較器と、この比較器の
出力によりパワートランジスタを非導通にする信号を発
生するトランジスタとで構成しているから、サージ電流
がハーフブリッジに流れたときのその電位の変化に基づ
いてパワートランジスタを非導通にする信号がパワート
ランジスタのゲートに送られる。ハーフブリッジの電位
と基準電位との電位差を比較する比較器を用いているか
ら、パワートランジスタを非導通にする作動レベルの精
度が高いという利点を有する。
【００３７】さらに図５の実施例は、半導体装置内にダ
イオードを設け、ダイオードの順方向電圧降下を監視す
る監視手段と、この監視手段の出力によりパワートラン
ジスタを非導通にする信号を発生するトランジスタとで
構成しているから、サージ電流が流れるときの半導体チ
ップの温度上昇による上記ダイオードの特性変化に基づ
くその順方向電圧降下が監視手段により検出され、サー
ジによる半導体装置の特性変化に直接対応してパワート
ランジスタの破壊防止が図られるという効果がある。
イオードを設け、ダイオードの順方向電圧降下を監視す
る監視手段と、この監視手段の出力によりパワートラン
ジスタを非導通にする信号を発生するトランジスタとで
構成しているから、サージ電流が流れるときの半導体チ
ップの温度上昇による上記ダイオードの特性変化に基づ
くその順方向電圧降下が監視手段により検出され、サー
ジによる半導体装置の特性変化に直接対応してパワート
ランジスタの破壊防止が図られるという効果がある。
【図１】本発明の実施例を総括的に示すブロック図であ
る。
る。
【図２】第１の実施例を示す回路図である。
【図３】図２に示す実施例の回路を形成した半導体チッ
プの断面図である。
プの断面図である。
【図４】第２の実施例を示す回路図である。
【図５】第３の実施例を示す回路図である。
【図６】ハーフブリッジ型駆動回路の他の例を示す図で
ある。
ある。
【図７】発明の第４の実施例を示す半導体チップの平面
図である。
図である。
【図８】第４の実施例の断面図である。
【図９】第４の実施例の半導体チップの実装例を示す図
である。
である。
【図１０】第５の実施例を示す半導体チップの断面図で
ある。
ある。
【図１１】第６の実施例を示す半導体チップの断面図で
ある。
ある。
【図１２】トランジスタの配列の変形例を示す半導体チ
ップの平面図である。
ップの平面図である。
【図１３】トランジスタの配列の変形例を示す半導体チ
ップの平面図である。
ップの平面図である。
【図１４】従来のモータ駆動回路の一例を示す図であ
る。
る。
１ サージ入力検出手段 １Ａ、１Ｂ、１Ｃ サージ検出回路 ２、３ ４、７ １１ Ｐ型シリコン基板 １２、１３ Ｎ+ 型埋込層 １４ Ｐ型層 １５ Ｎ型層 １６、１７ Ｐ型ベース領域 １８、１９、２０ Ｎ+ 型ドレイン領域 ２１、２２ Ｎ+ 型ソース領域 ２３、２４ Ｐ型領域 ２５ ゲート絶縁膜 ２６〜３０ ゲート電極 ３１ 絶縁膜 ３１、３２ ソース電極 ３３、３４、３５ ドレイン電極 ３６ Ｎ型カソード領域 ３７ Ｐ型アノード領域 ３８、３９ Ｎ+ 型領域 ４０ Ｎ型コレクタ領域 ４１ Ｐ型ベース領域 ４２ Ｎ型エミッタ領域 ４３、４４ Ｐ+ 型領域 ４５ 陰極 ４６ 陽極 ４７ コレクタ電極 ４８ エミッタ電極 ４９、５０ 配線 ５１ 半導体チップ ５２ Ｐ型層 ５３ Ｎ型領域 ５４、５５ Ｎ型ベース領域 ５６、５７ Ｐ型ソース領域 ５８、５９ Ｐ型ベース領域 ６０、６１ Ｎ型ソース領域 ６２、６３ Ｎ+ 型領域 ６４ ゲート絶縁膜 ６５ 絶縁膜 ６６、６７ ゲート電極 ６８、６９ ソース電極 ７０、７１ ドレイン電極 ７２ ゲート電極パッド ７３、７４ ソース電極パッド ７５ ドレイン電極パッド ７６ Ｐ+ 型領域 ７７、７８ 配線 ７９ 絶縁膜 Ｄ１〜Ｄ８ ダイオード Ｍ モータ ＰＴｒ ＰチャネルＭＯＳトランジスタ ＮＴｒ ＮチャネルＭＯＳトランジスタ Ｑ１〜Ｑ６ トランジスタ Ｒ１〜Ｒ１６ 抵抗 Ｔｒ１〜Ｔｒ４ ＭＯＳトランジスタ ＶDD 電源 ＶＩＮ 入力端子
Claims (5)
- 【請求項１】 ２個以上のパワートランジスタが縦続接
続されて形成されるハーフブリッジを有する駆動回路を
備えた半導体装置において、前記駆動回路の電源端子と
前記パワートランジスタのグラウンドとの間に所定電圧
以上のサージ電圧の入力があったときこのサージ電圧を
検出し、前記パワートランジスタを非導通にするゲート
信号を発生するサージ入力検出手段を備えたことを特徴
とする半導体装置。 - 【請求項２】 前記所定電圧が前記駆動回路の最大定格
電源電圧に設定され、前記パワートランジスタはそのブ
レークダウン電圧の和が前記最大定格電源電圧より大き
く設定されていることを特徴とする請求項１記載の半導
体装置。 - 【請求項３】 前記サージ入力検出手段は、前記電源端
子に陰極が接続されたツエナダイオードと、該ツエナダ
イオードの陽極とグラウンドとの間に直列接続された２
個の抵抗と、該２個の抵抗の接続点にベースが接続さ
れ、エミッタが接地され、コレクタが前記パワートラン
ジスタのゲートに接続されたトランジスタとから構成さ
れていることを特徴とする請求項１または２記載の半導
体装置。 - 【請求項４】 前記サージ入力検出手段は、前記ハーフ
ブリッジのグラウンドに対する電位と基準電位との電位
差とを比較する比較器と、該比較器の出力端と前記パワ
ートランジスタのゲートとの間に接続され所定の電位差
が発生したとき前記比較器からの出力により前記パワー
トランジスタを非導通にする信号を発生するトランジス
タとから構成されていることを特徴とする請求項１また
は２記載の半導体装置。 - 【請求項５】 前記サージ入力検出手段は、基準電源
と、該基準電源とグラウンドとの間に直列接続された抵
抗およびダイオードと、該ダイオードの順方向電圧降下
を監視する監視手段と、該監視手段と前記パワートラン
ジスタのゲートとの間に接続され所定の電圧降下が発生
したとき前記監視手段からの出力により前記パワートラ
ンジスタを非導通にする信号を発生するトランジスタと
から構成されていることを特徴とする請求項１または２
記載の半導体装置。
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