JPH0621343A - 静電放電保護デバイス - Google Patents
静電放電保護デバイスInfo
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- JPH0621343A JPH0621343A JP5101701A JP10170193A JPH0621343A JP H0621343 A JPH0621343 A JP H0621343A JP 5101701 A JP5101701 A JP 5101701A JP 10170193 A JP10170193 A JP 10170193A JP H0621343 A JPH0621343 A JP H0621343A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
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Abstract
(57)【要約】
【目的】 高電圧入力端子用の新しい静電放電保護回路
を提供する。 【構成】 好適な実施例では、基板２０は入力端子パッ
ド６２ａへ接続された第１ｎ+ 拡散領域６８と、ビア８
０を介して接地金属化層６４へ接続された第２ｎ+ 拡散
領域７０とを有する。第１および第２ｎ+ 拡散領域６
８、７０の上には酸化領域６６およびＰＳＧ（リンーケ
イ酸塩ガラス）層７４が積層されている。第１ｎ+ 拡散
領域６８は基板２０のフィールド酸化膜６６ａおよびチ
ャネルストップ７２により第２ｎ+ 拡散層７０から電気
的に絶縁されている。
を提供する。 【構成】 好適な実施例では、基板２０は入力端子パッ
ド６２ａへ接続された第１ｎ+ 拡散領域６８と、ビア８
０を介して接地金属化層６４へ接続された第２ｎ+ 拡散
領域７０とを有する。第１および第２ｎ+ 拡散領域６
８、７０の上には酸化領域６６およびＰＳＧ（リンーケ
イ酸塩ガラス）層７４が積層されている。第１ｎ+ 拡散
領域６８は基板２０のフィールド酸化膜６６ａおよびチ
ャネルストップ７２により第２ｎ+ 拡散層７０から電気
的に絶縁されている。
Description
【０００１】
【産業上の利用分野】本発明は概略的に集積回路の静電
放電（ＥＳＤ）保護に係り、特に（２５Ｖを上回る）高
電圧源入力端子の静電放電保護に関するもので、とりわ
け半導体構成要素にとって好ましくない広範囲の環境に
おいて取り扱われる印字ヘッドやプリントカートリッジ
等のユーザ交換可能なユニットを構成する印刷要素とと
もにパワーデバイスが用いられる場合に関する。
放電（ＥＳＤ）保護に係り、特に（２５Ｖを上回る）高
電圧源入力端子の静電放電保護に関するもので、とりわ
け半導体構成要素にとって好ましくない広範囲の環境に
おいて取り扱われる印字ヘッドやプリントカートリッジ
等のユーザ交換可能なユニットを構成する印刷要素とと
もにパワーデバイスが用いられる場合に関する。
【０００２】
【従来の技術】従来の半導体デバイスは、そのデバイス
規模が小さくなるにつれてますます静電放電による損傷
に対してもろくなる。回路取り扱いを厳重に警戒しなが
ら（ヒューマンボディモデル［ＨＢＭ］で計測した場
合）約２乃至４ｋＶの入力部を保護するオンチップ保護
回路により高まる静電感度が処理（９アドレス）され
る。オフィス等のユーザ環境では、１０ｋＶ（ＨＢＭ）
までの静電放電は珍しいことではない。このような高レ
ベル静電放電によって正常な回路構成要素は簡単に破壊
されてしまう。現場での修理を考慮して容易に交換可能
な電子モジュールで構成されるよう設計された熱インク
ジェットプリンタ等の電子装置では、交換モジュールを
電子装置に設置するさい（またはその前）に交換モジュ
ールが損傷を受けるのを防ぐために高い静電放電硬度が
必要となる。ホーキンス、バークおよび本出願と同一発
明者へ付与された米国特許第４, ９４７, １９２号、同
第５, ０７５, ２５０号等の従来の発明では、印刷要素
を制御論理および電力用トランジスタスイッチと集積す
る方法が開示される。制御論理を集積することにより印
字ヘッドに対して必要となる接続数を劇的に減らすこと
ができるものの、頑強な静電保護が必要となる。
規模が小さくなるにつれてますます静電放電による損傷
に対してもろくなる。回路取り扱いを厳重に警戒しなが
ら（ヒューマンボディモデル［ＨＢＭ］で計測した場
合）約２乃至４ｋＶの入力部を保護するオンチップ保護
回路により高まる静電感度が処理（９アドレス）され
る。オフィス等のユーザ環境では、１０ｋＶ（ＨＢＭ）
までの静電放電は珍しいことではない。このような高レ
ベル静電放電によって正常な回路構成要素は簡単に破壊
されてしまう。現場での修理を考慮して容易に交換可能
な電子モジュールで構成されるよう設計された熱インク
ジェットプリンタ等の電子装置では、交換モジュールを
電子装置に設置するさい（またはその前）に交換モジュ
ールが損傷を受けるのを防ぐために高い静電放電硬度が
必要となる。ホーキンス、バークおよび本出願と同一発
明者へ付与された米国特許第４, ９４７, １９２号、同
第５, ０７５, ２５０号等の従来の発明では、印刷要素
を制御論理および電力用トランジスタスイッチと集積す
る方法が開示される。制御論理を集積することにより印
字ヘッドに対して必要となる接続数を劇的に減らすこと
ができるものの、頑強な静電保護が必要となる。
【０００３】半導体デバイスおよびＭＯＳデバイスの静
電放電保護のための装置はこれまでに多数、公知となっ
ている。ＭＯＳ集積回路の入力部は、その２個の電極が
ＭＯＳトランジスタデバイスおよびゲート電極材料（通
常、ポリシリコン）から構成されるコンデンサである。
２個のコンデンサ電極は、通常、高温酸化法によりデバ
イスチャネル上で成長した二酸化ケイ素により分離され
る。ＭＯＳトランジスタは高い性能を達成するため薄膜
二酸化ケイ素ゲート絶縁体を利用するが、デバイス製造
の細部（ディテール）によっては誘電体の両端の電圧が
２０乃至１００Ｖを超えた場合、この薄膜酸化物は取り
返しのつかない絶縁破壊を被りやすい。通常、デバイス
のゲートを保護するためこのような回路は半導体回路へ
組み込まれたモノリシック集積保護トランジスタを利用
する。これら保護トランジスタは、高圧静電放電過渡電
流が被保護回路へ到達する前にアースへ流れるように設
けられる。例えば、ミスへ付与された米国特許第４, ９
９０, ９８４号では、集積回路用の従来の保護トランジ
スタ静電放電保護デバイスが開示される。
電放電保護のための装置はこれまでに多数、公知となっ
ている。ＭＯＳ集積回路の入力部は、その２個の電極が
ＭＯＳトランジスタデバイスおよびゲート電極材料（通
常、ポリシリコン）から構成されるコンデンサである。
２個のコンデンサ電極は、通常、高温酸化法によりデバ
イスチャネル上で成長した二酸化ケイ素により分離され
る。ＭＯＳトランジスタは高い性能を達成するため薄膜
二酸化ケイ素ゲート絶縁体を利用するが、デバイス製造
の細部（ディテール）によっては誘電体の両端の電圧が
２０乃至１００Ｖを超えた場合、この薄膜酸化物は取り
返しのつかない絶縁破壊を被りやすい。通常、デバイス
のゲートを保護するためこのような回路は半導体回路へ
組み込まれたモノリシック集積保護トランジスタを利用
する。これら保護トランジスタは、高圧静電放電過渡電
流が被保護回路へ到達する前にアースへ流れるように設
けられる。例えば、ミスへ付与された米国特許第４, ９
９０, ９８４号では、集積回路用の従来の保護トランジ
スタ静電放電保護デバイスが開示される。
【０００４】
【発明が解決しようとする課題】このようなシステムに
は少なくとも３つの欠点が存在するため、高電圧電力入
力端子の保護デバイスとして適用できない。第１に、回
路用の従来の保護トランジスタには容量を確保するわず
かな電流が流れるにすぎないため、オフィス環境で発生
する静電放電サージが保護トランジスタを圧倒してしま
い、静電放電サージが部分的に被保護回路へ流れたり、
静電放電保護回路そのものを故障させたりする。第２
に、従来の保護トランジスタは、電圧５Ｖの低電流信号
が入力される論理入力端子を保護するように設計され
る。したがって、これらの保護トランジスタは１５乃至
２５Ｖで絶縁破壊するよう設計されている。先進ＶＬＳ
Ｉ技術では厚さを抑制したゲート誘電体およびＣＭＯＳ
製造を利用しており、ゲート誘電体をさらに薄くすると
ますます絶縁破壊しやすくなるため、業界では静電放電
入力部保護構造が絶縁破壊する電圧を下げる傾向にあ
る。このような従来の静電放電保護回路は（２５Ｖを超
える）高電圧入力端子を保護しようとする場合に使いも
のにならない。第３に、論理入力ゲート用の保護回路は
静電放電過渡電流を減速させるため数百オームの拡散抵
抗を利用する。このような高いインピーダンスはパワー
入力パッド保護回路に好ましくない。
は少なくとも３つの欠点が存在するため、高電圧電力入
力端子の保護デバイスとして適用できない。第１に、回
路用の従来の保護トランジスタには容量を確保するわず
かな電流が流れるにすぎないため、オフィス環境で発生
する静電放電サージが保護トランジスタを圧倒してしま
い、静電放電サージが部分的に被保護回路へ流れたり、
静電放電保護回路そのものを故障させたりする。第２
に、従来の保護トランジスタは、電圧５Ｖの低電流信号
が入力される論理入力端子を保護するように設計され
る。したがって、これらの保護トランジスタは１５乃至
２５Ｖで絶縁破壊するよう設計されている。先進ＶＬＳ
Ｉ技術では厚さを抑制したゲート誘電体およびＣＭＯＳ
製造を利用しており、ゲート誘電体をさらに薄くすると
ますます絶縁破壊しやすくなるため、業界では静電放電
入力部保護構造が絶縁破壊する電圧を下げる傾向にあ
る。このような従来の静電放電保護回路は（２５Ｖを超
える）高電圧入力端子を保護しようとする場合に使いも
のにならない。第３に、論理入力ゲート用の保護回路は
静電放電過渡電流を減速させるため数百オームの拡散抵
抗を利用する。このような高いインピーダンスはパワー
入力パッド保護回路に好ましくない。
【０００５】ヤマムラへ付与された米国特許第５, ０２
７, ２５２号およびミナトらへ付与された同第４, ６１
６, ２４３号では、半導体回路ゲート用の従来の静電放
電保護トランジスタにおける第１の欠点が多段保護回路
を設けることで処理される。ヤマムラ特許における図６
および７に示されるように３段保護回路の利用法が開示
される。第１段はフィールド酸化膜の下までデバイスを
突き抜け、入力パッドへ直接的に接続される。第２段は
電流限定拡散抵抗により第１段から隔離され、そのゲー
トが入力パッドへ接続された厚膜酸化デバイスとなる。
拡散抵抗はゲート接続とドレインとの間に配置され、デ
バイスソースはアースへ接続される。第二拡散抵抗の次
に第３段が設けられ、第３段ではそのゲートおよびソー
スがアースへ接続された従来のｎチャネルデバイスが利
用されることで、残りの電圧をすべてアースへ放電す
る。ミナト特許によればｐウェルＣＭＯＳ論理入力を保
護する技術が開示される。ポリシリコン電流制限抵抗は
入力パッドへ接続され、次に、正常なｐウェルトランジ
スタの前で絶縁破壊するように特別に製造されたｐウェ
ル内に配置されたｎチャネルデバイスへ接続される。保
護トランジスタｐウェルのドーピングレベルを上げ、ｐ
ウェルをさらに浅く拡散させたり、その他の方法により
ｐウェル絶縁破壊を抑制する拡散特徴（部）を加えるこ
とで絶縁破壊電圧は降下する。
７, ２５２号およびミナトらへ付与された同第４, ６１
６, ２４３号では、半導体回路ゲート用の従来の静電放
電保護トランジスタにおける第１の欠点が多段保護回路
を設けることで処理される。ヤマムラ特許における図６
および７に示されるように３段保護回路の利用法が開示
される。第１段はフィールド酸化膜の下までデバイスを
突き抜け、入力パッドへ直接的に接続される。第２段は
電流限定拡散抵抗により第１段から隔離され、そのゲー
トが入力パッドへ接続された厚膜酸化デバイスとなる。
拡散抵抗はゲート接続とドレインとの間に配置され、デ
バイスソースはアースへ接続される。第二拡散抵抗の次
に第３段が設けられ、第３段ではそのゲートおよびソー
スがアースへ接続された従来のｎチャネルデバイスが利
用されることで、残りの電圧をすべてアースへ放電す
る。ミナト特許によればｐウェルＣＭＯＳ論理入力を保
護する技術が開示される。ポリシリコン電流制限抵抗は
入力パッドへ接続され、次に、正常なｐウェルトランジ
スタの前で絶縁破壊するように特別に製造されたｐウェ
ル内に配置されたｎチャネルデバイスへ接続される。保
護トランジスタｐウェルのドーピングレベルを上げ、ｐ
ウェルをさらに浅く拡散させたり、その他の方法により
ｐウェル絶縁破壊を抑制する拡散特徴（部）を加えるこ
とで絶縁破壊電圧は降下する。
【０００６】しかしながら、パンチスルー型保護トラン
ジスタをＭＯＳパワードライバ用の高圧入力端子ととも
に用いるのは、いくつかの理由により実際的ではない。
第１に、パワーＭＯＳデバイスではＣＭＯＳまたはＮＭ
ＯＳのいずれの方式および回路でも採用可能であるもの
の、ＣＭＯＳ型回路に対するアプローチは限定される。
第２に、提案された入力回路はすべて実質的に入力イン
ピーダンスが付随する拡散抵抗またはポリシリコン抵抗
を利用するもので、このためパワーデバイスに通常必要
となる電流の範囲を超える厳密に規制された電圧を供給
するよう入力接続の能力を大幅に限定することとなる。
最後に、これらの入力保護回路は、１０Ｖから１５Ｖの
間で絶縁破壊が発生する米国特許第４, ６１６, ２４３
号の図４に示されるように現在のデバイスに必要な電圧
を遥かに下回る電圧で絶縁破壊する。
ジスタをＭＯＳパワードライバ用の高圧入力端子ととも
に用いるのは、いくつかの理由により実際的ではない。
第１に、パワーＭＯＳデバイスではＣＭＯＳまたはＮＭ
ＯＳのいずれの方式および回路でも採用可能であるもの
の、ＣＭＯＳ型回路に対するアプローチは限定される。
第２に、提案された入力回路はすべて実質的に入力イン
ピーダンスが付随する拡散抵抗またはポリシリコン抵抗
を利用するもので、このためパワーデバイスに通常必要
となる電流の範囲を超える厳密に規制された電圧を供給
するよう入力接続の能力を大幅に限定することとなる。
最後に、これらの入力保護回路は、１０Ｖから１５Ｖの
間で絶縁破壊が発生する米国特許第４, ６１６, ２４３
号の図４に示されるように現在のデバイスに必要な電圧
を遥かに下回る電圧で絶縁破壊する。
【０００７】イワハシに付与された米国特許第４, ７２
５, ９１５号では、被保護回路のトランジスタのドレイ
ンと並列に（〜２６Ｖ）高絶縁破壊電圧トランジスタと
抵抗を設けることで（５Ｖを超え、かつ２５Ｖ未満の）
高電圧入力端子を有するＣＭＯＳ回路のドレインを保護
する保護回路が開示される。この場合、保護されるべき
回路はＥＰＲＯＭの書き込み用に使用され、ＥＰＲＯＭ
では高い書き込み電圧が印加される。書き込み電圧へ接
続されたトランジスタのドレインは、イワハシ特許の図
２に示されるようにゲート６と拡散２との間にドリフト
領域が存在するオフセットゲートデバイスである。イワ
ハシ特許の図４に示されるように、被保護回路内のトラ
ンジスタ上に設けられたゲート絶縁層はほぼ薄膜である
がドリフト領域によって拡散領域がゲート電極からオフ
セットされるのに対し、厚膜ゲート絶縁層１３がゲート
電極１４に直接対当接する拡散領域１２と結合されてい
るため、前記保護トランジスタは被保護オフセットゲー
ト回路よりも絶縁破壊電圧が低い。抵抗はゲート／ソー
ス接地構成で保護トランジスタと直列に接続され、接地
される。しかしながら、イワハシ特許の図５に示すよう
に、保護回路は被保護回路を損傷せずに高々約４５０Ｖ
までの静電放電電圧に耐えることができるに過ぎず、こ
のような中レベルの保護にも５０Ωの抵抗がなお必要と
される。
５, ９１５号では、被保護回路のトランジスタのドレイ
ンと並列に（〜２６Ｖ）高絶縁破壊電圧トランジスタと
抵抗を設けることで（５Ｖを超え、かつ２５Ｖ未満の）
高電圧入力端子を有するＣＭＯＳ回路のドレインを保護
する保護回路が開示される。この場合、保護されるべき
回路はＥＰＲＯＭの書き込み用に使用され、ＥＰＲＯＭ
では高い書き込み電圧が印加される。書き込み電圧へ接
続されたトランジスタのドレインは、イワハシ特許の図
２に示されるようにゲート６と拡散２との間にドリフト
領域が存在するオフセットゲートデバイスである。イワ
ハシ特許の図４に示されるように、被保護回路内のトラ
ンジスタ上に設けられたゲート絶縁層はほぼ薄膜である
がドリフト領域によって拡散領域がゲート電極からオフ
セットされるのに対し、厚膜ゲート絶縁層１３がゲート
電極１４に直接対当接する拡散領域１２と結合されてい
るため、前記保護トランジスタは被保護オフセットゲー
ト回路よりも絶縁破壊電圧が低い。抵抗はゲート／ソー
ス接地構成で保護トランジスタと直列に接続され、接地
される。しかしながら、イワハシ特許の図５に示すよう
に、保護回路は被保護回路を損傷せずに高々約４５０Ｖ
までの静電放電電圧に耐えることができるに過ぎず、こ
のような中レベルの保護にも５０Ωの抵抗がなお必要と
される。
【０００８】したがって、本発明の目的は高電圧入力端
子用の新しい静電放電保護回路を提供することである。
子用の新しい静電放電保護回路を提供することである。
【０００９】本発明の他の目的は、従来の静電放電（Ｅ
ＳＤ）保護回路よりも一段と大きな静電放電電圧の放電
に耐えることができる静電放電保護回路を提供すること
である。
ＳＤ）保護回路よりも一段と大きな静電放電電圧の放電
に耐えることができる静電放電保護回路を提供すること
である。
【００１０】本発明の他の目的は、被保護回路から構成
されるパワーＭＯＳデバイスよりも低い電圧で絶縁破壊
する新しい静電放電保護回路を提供することである。
されるパワーＭＯＳデバイスよりも低い電圧で絶縁破壊
する新しい静電放電保護回路を提供することである。
【００１１】本発明の他の目的は、パッド入力インピー
ダンスが低い新しい静電放電保護回路を提供することで
ある。
ダンスが低い新しい静電放電保護回路を提供することで
ある。
【００１２】
【００１３】本発明の一態様は高電圧入力端子を備えた
回路を保護する静電放電保護デバイスであって、ｐ- 型
低濃度ドープ領域を少なくとも１個有するシリコン基板
と、少なくとも１個の中濃度ドープｐ領域と、前記入力
端子へ接続された前記基板内の第１ｎ+ 拡散領域と、ア
ースへ接続された前記基板内の第２ｎ+ 拡散領域と、前
記第２ｎ+ 拡散領域を前記第１ｎ+ 拡散領域から横方向
に隔離する前記基板内の第１チャネルストップ領域と、
前記第１チャネルストップ領域に対向する前記第１ｎ+
拡散領域の側に配置された前記基板内の第２チャネルス
トップ領域と、前記第１チャネルストップ領域上に伸長
する第１厚膜領域と、前記第２チャネルストップ領域上
に伸長する第２厚膜領域とを有する、前記第１ｎ+ 拡散
領域および第２ｎ+ 拡散領域ならびに前記第１チャネル
ストップ領域および第２チャネルストップ領域上の酸化
層と、前記第２厚膜酸化領域上の高電圧入力端子と、前
記第１チャネルストップ領域と前記第１ｎ+ 拡散領域と
の間に配置された少なくとも１個のｎ- ドリフト領域と
から構成される静電放電保護デバイスである。本発明の
目的にしたがって上述およびその他の目的を達成するた
め、ここで実施例として示され広範囲に説明されるよう
に、静電放電保護回路は、少なくとも１個のパワーＭＯ
Ｓドライバと並列に高電圧入力端子へ接続された静電放
電保護トランジスタから構成され、前記入力端子は少な
くとも１個のパワーＭＯＳドライバのドレインへ接続さ
れる。前記静電放電保護トランジスタは、ソースとドレ
インとの間に厚膜フィールド酸化層およびｎ- ドリフト
領域を有する横方向のバイポーラ作用を促進する構造で
ある。
回路を保護する静電放電保護デバイスであって、ｐ- 型
低濃度ドープ領域を少なくとも１個有するシリコン基板
と、少なくとも１個の中濃度ドープｐ領域と、前記入力
端子へ接続された前記基板内の第１ｎ+ 拡散領域と、ア
ースへ接続された前記基板内の第２ｎ+ 拡散領域と、前
記第２ｎ+ 拡散領域を前記第１ｎ+ 拡散領域から横方向
に隔離する前記基板内の第１チャネルストップ領域と、
前記第１チャネルストップ領域に対向する前記第１ｎ+
拡散領域の側に配置された前記基板内の第２チャネルス
トップ領域と、前記第１チャネルストップ領域上に伸長
する第１厚膜領域と、前記第２チャネルストップ領域上
に伸長する第２厚膜領域とを有する、前記第１ｎ+ 拡散
領域および第２ｎ+ 拡散領域ならびに前記第１チャネル
ストップ領域および第２チャネルストップ領域上の酸化
層と、前記第２厚膜酸化領域上の高電圧入力端子と、前
記第１チャネルストップ領域と前記第１ｎ+ 拡散領域と
の間に配置された少なくとも１個のｎ- ドリフト領域と
から構成される静電放電保護デバイスである。本発明の
目的にしたがって上述およびその他の目的を達成するた
め、ここで実施例として示され広範囲に説明されるよう
に、静電放電保護回路は、少なくとも１個のパワーＭＯ
Ｓドライバと並列に高電圧入力端子へ接続された静電放
電保護トランジスタから構成され、前記入力端子は少な
くとも１個のパワーＭＯＳドライバのドレインへ接続さ
れる。前記静電放電保護トランジスタは、ソースとドレ
インとの間に厚膜フィールド酸化層およびｎ- ドリフト
領域を有する横方向のバイポーラ作用を促進する構造で
ある。
【００１４】
【実施例】図面を参照しながら好適な実施例について説
明する。図面において同一構成要素は同一符号で示す。
明する。図面において同一構成要素は同一符号で示す。
【００１５】図１乃至３によれば、半導体またはＭＯＳ
集積回路１０は高電圧入力端子１２と、入力インピーダ
ンス１６と、被保護回路および静電放電保護（ＥＳＤ）
デバイス１８を備えた多数の半導体回路要素１４とから
構成される。前記入力インピーダンス１６は入力端子お
よび入力線から起こるさまざまな寄生抵抗値を表し、好
適な実施例においてはその抵抗値は１０Ω未満である。
集積回路１０は高電圧入力端子１２と、入力インピーダ
ンス１６と、被保護回路および静電放電保護（ＥＳＤ）
デバイス１８を備えた多数の半導体回路要素１４とから
構成される。前記入力インピーダンス１６は入力端子お
よび入力線から起こるさまざまな寄生抵抗値を表し、好
適な実施例においてはその抵抗値は１０Ω未満である。
【００１６】好適な実施例では、２以上の回路要素１４
の複数のブロックが設けられ、各回路要素１４は抵抗ヒ
ータ要素等のロード１４ａとパワーＭＯＳドライバ１４
ｂとから構成される。本発明のその他の実施例ではバイ
ポーラデバイスを利用し、回路要素を異なる方法で構成
するとともに結合することができる。好適な実施例で
は、ロード１４ａが熱インクジェットプリンタ印字ヘッ
ド用の１５０Ω抵抗加熱要素である。好適な実施例の熱
インクジェット印字ヘッドでは、通常、個々のパワーＭ
ＯＳドライバ１４ｂのヒータ１４ａは特定の抵抗１４ａ
が単独で使用されているかあるいはその他の抵抗１４ａ
とともに使用されているかどうかにかかわらず同じ量だ
け加熱される必要がある。つまり、制御回路１９により
同時に起動されるヒータが１個か複数かにかかわらず数
パーセント以内で同一熱エネルギーが加えられるという
ことが重要なのである。各抵抗加熱要素１４ａがほぼ１
５０Ωであれば、図１の回路の全体の抵抗値はほぼ４０
Ωである。したがって、入力インピーダンス１６は必ず
１００Ω未満でなければならず、通常は１０Ω未満であ
り、１Ω未満であれば好ましい。
の複数のブロックが設けられ、各回路要素１４は抵抗ヒ
ータ要素等のロード１４ａとパワーＭＯＳドライバ１４
ｂとから構成される。本発明のその他の実施例ではバイ
ポーラデバイスを利用し、回路要素を異なる方法で構成
するとともに結合することができる。好適な実施例で
は、ロード１４ａが熱インクジェットプリンタ印字ヘッ
ド用の１５０Ω抵抗加熱要素である。好適な実施例の熱
インクジェット印字ヘッドでは、通常、個々のパワーＭ
ＯＳドライバ１４ｂのヒータ１４ａは特定の抵抗１４ａ
が単独で使用されているかあるいはその他の抵抗１４ａ
とともに使用されているかどうかにかかわらず同じ量だ
け加熱される必要がある。つまり、制御回路１９により
同時に起動されるヒータが１個か複数かにかかわらず数
パーセント以内で同一熱エネルギーが加えられるという
ことが重要なのである。各抵抗加熱要素１４ａがほぼ１
５０Ωであれば、図１の回路の全体の抵抗値はほぼ４０
Ωである。したがって、入力インピーダンス１６は必ず
１００Ω未満でなければならず、通常は１０Ω未満であ
り、１Ω未満であれば好ましい。
【００１７】３００スポット／インチ（ｓｐｉ）の熱イ
ンクジェットプリンタの好適な実施例において、回路要
素１４は２０乃至１００Ｖの電圧、２００乃至８００ｍ
Ａの電流で作動する。１２００スポット／インチまでの
密度を提供する別の実施例では、回路要素はさらに低い
電流で作動する。例えば、８００乃至１２００スポット
／インチの印字ヘッドは約５０ｍＡの電流で作動するも
のと考えられる。その他の適用例では好適な実施例にお
ける高い電流供給が必要でないことが判明しているもの
の、パワー回路の入力部１２の抵抗値１６が低位のまま
でなければならないことは自明である。好適な実施例の
熱インクジェットプリンタは、（１２８ジェット印字ヘ
ッドに対して）３２ブロック設け、（１９２ジェット印
字ヘッドに対して）４８ブロック設ける等、回路要素１
４のブロックを多数含むことができる。同時に８個まで
の回路要素１４を起動することができる３８４ジェット
印字ヘッド（９６ブロック）も組み立てられている。
ンクジェットプリンタの好適な実施例において、回路要
素１４は２０乃至１００Ｖの電圧、２００乃至８００ｍ
Ａの電流で作動する。１２００スポット／インチまでの
密度を提供する別の実施例では、回路要素はさらに低い
電流で作動する。例えば、８００乃至１２００スポット
／インチの印字ヘッドは約５０ｍＡの電流で作動するも
のと考えられる。その他の適用例では好適な実施例にお
ける高い電流供給が必要でないことが判明しているもの
の、パワー回路の入力部１２の抵抗値１６が低位のまま
でなければならないことは自明である。好適な実施例の
熱インクジェットプリンタは、（１２８ジェット印字ヘ
ッドに対して）３２ブロック設け、（１９２ジェット印
字ヘッドに対して）４８ブロック設ける等、回路要素１
４のブロックを多数含むことができる。同時に８個まで
の回路要素１４を起動することができる３８４ジェット
印字ヘッド（９６ブロック）も組み立てられている。
【００１８】好適な実施例では、寄生入力インピーダン
ス１６とアースとの間で回路要素１４が並列に接続され
ると共に、インピーダンス１６は入力パッド１２へ直列
に接続される。各回路要素１４内では、ロード１４ａが
パワーＭＯＳドライバ１４ｂのドレインと直列に接続さ
れる。パワーＭＯＳドライバ１４ｂのソースは接地さ
れ、パワーＭＯＳドライバ１４ｂのゲートは制御回路１
９（詳細には図示せず）へ接続される。好適な実施例で
は、本発明の静電放電保護デバイス１８もインピーダン
ス１６とアースとの間で回路要素１４と並列に接続され
る。好適な実施例では、静電放電保護デバイス１８は図
６および７に図示されるような厚膜酸化トランジスタで
ある。
ス１６とアースとの間で回路要素１４が並列に接続され
ると共に、インピーダンス１６は入力パッド１２へ直列
に接続される。各回路要素１４内では、ロード１４ａが
パワーＭＯＳドライバ１４ｂのドレインと直列に接続さ
れる。パワーＭＯＳドライバ１４ｂのソースは接地さ
れ、パワーＭＯＳドライバ１４ｂのゲートは制御回路１
９（詳細には図示せず）へ接続される。好適な実施例で
は、本発明の静電放電保護デバイス１８もインピーダン
ス１６とアースとの間で回路要素１４と並列に接続され
る。好適な実施例では、静電放電保護デバイス１８は図
６および７に図示されるような厚膜酸化トランジスタで
ある。
【００１９】人体が高電位に帯電するとともにその人が
接地された物体に触れ、放電したとき静電放電現象が発
生する。この放電はコンデンサの放電と非常に良く似て
いる。静電放電現象は数多くの変数に依存しているもの
と考えられる。電気技術者らは静電放電現象を研究し、
「ヒューマンボディモデル（ＨＢＭ）」と呼ばれるモデ
ルを開発した。１．５ｋΩ抵抗を介して１００ｐＦのコ
ンデンサを放電することでＨＢＭ静電放電現象がシミュ
レートされる。放電の時定数は約１５０ナノ秒である。
したがって、静電放電現象は短時間であり大電流とな
る。デバイスの静電放電テストでは通常、コンデンサを
徐々に高電圧まで帯電させ、さらにそれをデバイスが壊
れるまでデバイスを介して放電させる。
接地された物体に触れ、放電したとき静電放電現象が発
生する。この放電はコンデンサの放電と非常に良く似て
いる。静電放電現象は数多くの変数に依存しているもの
と考えられる。電気技術者らは静電放電現象を研究し、
「ヒューマンボディモデル（ＨＢＭ）」と呼ばれるモデ
ルを開発した。１．５ｋΩ抵抗を介して１００ｐＦのコ
ンデンサを放電することでＨＢＭ静電放電現象がシミュ
レートされる。放電の時定数は約１５０ナノ秒である。
したがって、静電放電現象は短時間であり大電流とな
る。デバイスの静電放電テストでは通常、コンデンサを
徐々に高電圧まで帯電させ、さらにそれをデバイスが壊
れるまでデバイスを介して放電させる。
【００２０】図２および３は、３００スポット／インチ
（ｓｐｉ）の熱インクジェット印字ヘッドの１個のパワ
ーＭＯＳドライバのレイアウトの平面図および断面図を
示す。本発明の熱インクジェット印字ヘッドやほとんど
の集積回路パワーデバイスにおいて、消費されるチップ
領域を最小限とするためトランジスタパッキング密度は
高いほうが望ましい。したがって、図２および３に示す
ようにアルミニウムドレイン接点３４はドリフト領域２
５に対して近接していなければならない。図２に図示さ
れるように、ビア３４とゲート２６との間隙はわずか７
μｍである。さらに高解像度の印字ヘッド（例、４００
スポット／インチ）では、前記間隙はさらに縮まる。
（ｓｐｉ）の熱インクジェット印字ヘッドの１個のパワ
ーＭＯＳドライバのレイアウトの平面図および断面図を
示す。本発明の熱インクジェット印字ヘッドやほとんど
の集積回路パワーデバイスにおいて、消費されるチップ
領域を最小限とするためトランジスタパッキング密度は
高いほうが望ましい。したがって、図２および３に示す
ようにアルミニウムドレイン接点３４はドリフト領域２
５に対して近接していなければならない。図２に図示さ
れるように、ビア３４とゲート２６との間隙はわずか７
μｍである。さらに高解像度の印字ヘッド（例、４００
スポット／インチ）では、前記間隙はさらに縮まる。
【００２１】所与のチップ表面領域内で最大の相互コン
ダクタンスを得るため、ゲート２６の隣にビア３４を配
置する点はほとんどのパワーＭＯＳ設計と共通である。
このため、パワーＭＯＳデバイスで静電放電現象が発生
した場合、金属接点付近で静電放電誘導電子なだれ降
伏、続いて大電流が発生する。このような絶縁破壊現象
が発生した場合、前記接点でのアルミニウム−シリコン
共融温度が摂氏５７５度となり、アルミニウムがｎ+ 拡
散２４により共融合金を形成するとともに基板２０へ接
触し、これによってドレインをショートさせる。
ダクタンスを得るため、ゲート２６の隣にビア３４を配
置する点はほとんどのパワーＭＯＳ設計と共通である。
このため、パワーＭＯＳデバイスで静電放電現象が発生
した場合、金属接点付近で静電放電誘導電子なだれ降
伏、続いて大電流が発生する。このような絶縁破壊現象
が発生した場合、前記接点でのアルミニウム−シリコン
共融温度が摂氏５７５度となり、アルミニウムがｎ+ 拡
散２４により共融合金を形成するとともに基板２０へ接
触し、これによってドレインをショートさせる。
【００２２】図４および５は絶縁破壊のメカニズムを示
す。絶縁破壊のメカニズムはパワーＭＯＳドライバ１４
ｂおよび静電放電保護デバイス１８の双方において同一
である。静電放電現象では、静電放電現象により引き起
こされたドレイン接合の電子なだれ絶縁破壊により、フ
ィードバックループを起動させるのに必要な初期キャリ
ヤが供給される（つまり、デバイスがオンとなる）。
す。絶縁破壊のメカニズムはパワーＭＯＳドライバ１４
ｂおよび静電放電保護デバイス１８の双方において同一
である。静電放電現象では、静電放電現象により引き起
こされたドレイン接合の電子なだれ絶縁破壊により、フ
ィードバックループを起動させるのに必要な初期キャリ
ヤが供給される（つまり、デバイスがオンとなる）。
【００２３】図４に示されるように、静電放電現象中
に、金属化層３０により高電圧入力パッド１２へ接続さ
れたドレイン２４が高電圧でバイアスされる。ドレイン
２４での高電圧によりドリフト領域２５および基板２０
におけるキャリヤを使い果たす。枯渇した境界領域４５
も図示されている。ドリフト層２５の左縁には高い電界
が存在する。この電界がシリコンの絶縁破壊の強さを超
えた場合、電子なだれ降伏が始まる。ドリフト領域のエ
ッジで電子ホール対が発生し、電子がドレイン２４へ入
る。いったん基板内へ入ると、正孔４３がアースへ引き
出され、基板正孔電流が発生する。基板の抵抗値Ｒsub
により、デバイス３６付近の基板とアースとの間で電位
が現れる。これによって基板３６はソース２２に対して
順方向バイアスされることとなり、これによって電子４
７をソースから基板内へ噴射（放出）する。これらの電
子は基板３６を介してソースからドレインへ流れ、大電
界により加速され、ドリフト領域２５内に集められ、こ
れによってバイポーラ伝導正帰還ループを発生させる。
帰還ループにおけるステップの順序が図５に示される。
ｎｐｎ寄生バイポーラ要素４９が概略的に図示される。
ループの実行とともにデバイスが加熱され、ドレインが
ショートされデバイスを破壊するまで正帰還ループが継
続される。パワーＭＯＳデバイスを緊密にパッキングす
るにはメタル３０と拡散２４との間の接点３４を電子な
だれ領域に接近させる必要がある。これによって静電放
電現象中に熱が電子なだれ領域から接点へ流れる。図６
は静電放電保護デバイス１８を示す。同様に、静電放電
保護デバイス１８でも第１拡散領域６８と第２拡散領域
７０との間、およびチャネルストップ領域７２ａと基板
６０との間に正帰還ループが形成される。
に、金属化層３０により高電圧入力パッド１２へ接続さ
れたドレイン２４が高電圧でバイアスされる。ドレイン
２４での高電圧によりドリフト領域２５および基板２０
におけるキャリヤを使い果たす。枯渇した境界領域４５
も図示されている。ドリフト層２５の左縁には高い電界
が存在する。この電界がシリコンの絶縁破壊の強さを超
えた場合、電子なだれ降伏が始まる。ドリフト領域のエ
ッジで電子ホール対が発生し、電子がドレイン２４へ入
る。いったん基板内へ入ると、正孔４３がアースへ引き
出され、基板正孔電流が発生する。基板の抵抗値Ｒsub
により、デバイス３６付近の基板とアースとの間で電位
が現れる。これによって基板３６はソース２２に対して
順方向バイアスされることとなり、これによって電子４
７をソースから基板内へ噴射（放出）する。これらの電
子は基板３６を介してソースからドレインへ流れ、大電
界により加速され、ドリフト領域２５内に集められ、こ
れによってバイポーラ伝導正帰還ループを発生させる。
帰還ループにおけるステップの順序が図５に示される。
ｎｐｎ寄生バイポーラ要素４９が概略的に図示される。
ループの実行とともにデバイスが加熱され、ドレインが
ショートされデバイスを破壊するまで正帰還ループが継
続される。パワーＭＯＳデバイスを緊密にパッキングす
るにはメタル３０と拡散２４との間の接点３４を電子な
だれ領域に接近させる必要がある。これによって静電放
電現象中に熱が電子なだれ領域から接点へ流れる。図６
は静電放電保護デバイス１８を示す。同様に、静電放電
保護デバイス１８でも第１拡散領域６８と第２拡散領域
７０との間、およびチャネルストップ領域７２ａと基板
６０との間に正帰還ループが形成される。
【００２４】本発明では、パワーＭＯＳドライバ１４ｂ
と並列に入力保護デバイス１８を配置することでバイポ
ーラフィードバックループがパワーＭＯＳ回路内で抑制
されている。保護デバイス１８は絶縁破壊ポイントが低
くなるように設計されているため、パワーＭＯＳドライ
バにおける電子なだれ絶縁破壊が防止される。また、共
融合金化や接合スパイクが発生しないように高電圧入力
パッド金属化ビア接点８０を電子なだれ領域からさらに
離間して配置することで、静電放電保護デバイス１８も
バイポーラフィードバックループを残存するよう設計さ
れる。前記保護デバイス１８の構造は図６乃至８に図示
される。
と並列に入力保護デバイス１８を配置することでバイポ
ーラフィードバックループがパワーＭＯＳ回路内で抑制
されている。保護デバイス１８は絶縁破壊ポイントが低
くなるように設計されているため、パワーＭＯＳドライ
バにおける電子なだれ絶縁破壊が防止される。また、共
融合金化や接合スパイクが発生しないように高電圧入力
パッド金属化ビア接点８０を電子なだれ領域からさらに
離間して配置することで、静電放電保護デバイス１８も
バイポーラフィードバックループを残存するよう設計さ
れる。前記保護デバイス１８の構造は図６乃至８に図示
される。
【００２５】図６において、金属化層の入力端子６２は
入力接点パッド６２ａと、被保護回路１４へ接続された
リード領域６２ｂとを有する。金属化層の領域６４は保
護回路１８の３個の別個のローブを接地する。保護回路
１８の各ローブは２またはそれ以上の回路１４の多段ブ
ロックを保護するための独立した保護デバイスである。
図７は入力端子１２および、保護デバイス１８のローブ
の保護回路１８の上面図を示す。図８および９はローブ
（６ｂ, ｃ−６ｂ, ｃ）を横切る断面図を示す。
入力接点パッド６２ａと、被保護回路１４へ接続された
リード領域６２ｂとを有する。金属化層の領域６４は保
護回路１８の３個の別個のローブを接地する。保護回路
１８の各ローブは２またはそれ以上の回路１４の多段ブ
ロックを保護するための独立した保護デバイスである。
図７は入力端子１２および、保護デバイス１８のローブ
の保護回路１８の上面図を示す。図８および９はローブ
（６ｂ, ｃ−６ｂ, ｃ）を横切る断面図を示す。
【００２６】図８に図示されるように、好適な実施例で
は、基板２０は入力端子パッド６２ａへ接続された第１
ｎ+ 拡散領域６８と、ビア８０を介して接地金属化層６
４へ接続された第２ｎ+ 拡散領域７０とを有する。第１
および第２ｎ+ 拡散領域６８、７０の上には酸化領域６
６ｂおよびＰＳＧ（リン−ケイ酸塩ガラス）層７４が積
層されている。第１ｎ+ 拡散領域６８は基板２０のフィ
ールド酸化膜６６ａおよびチャネルストップ７２により
第２ｎ+ 拡散層７０から電気的に絶縁されている。
は、基板２０は入力端子パッド６２ａへ接続された第１
ｎ+ 拡散領域６８と、ビア８０を介して接地金属化層６
４へ接続された第２ｎ+ 拡散領域７０とを有する。第１
および第２ｎ+ 拡散領域６８、７０の上には酸化領域６
６ｂおよびＰＳＧ（リン−ケイ酸塩ガラス）層７４が積
層されている。第１ｎ+ 拡散領域６８は基板２０のフィ
ールド酸化膜６６ａおよびチャネルストップ７２により
第２ｎ+ 拡散層７０から電気的に絶縁されている。
【００２７】図８に図示されるように、酸化層６６の第
１または第２ｎ+ 拡散領域６８、７０上に積層した部分
が第１またはソース−ドレイン再酸化領域６６ｂであ
り、基板２０上に伸長する部分が第２またはフィールド
酸化領域６６ａである。酸化層６６の領域６６ａは第１
ｎ+ 拡散領域６８の左側と、第２ｎ+ 拡散領域７０の右
側と、第１拡散領域６８と第２拡散領域７０との間に積
層された領域７２内とに配置される。少なくとも中央の
厚膜フィールド酸化層６６ａよりも下側の基板におい
て、チャネルストップ領域として基板２０内にｐ領域７
２が形成される。このようなｐチャネルストップ領域７
２は左右の厚膜フィールド酸化領域６６ａ下側の基板中
にも形成できる。中央ｐチャネルストップ領域７２は第
１ｎ- ドリフト領域７８により第１ｎ+ 拡散領域６８か
ら隔離されている。同様に、最左側のｐチャネルストッ
プ領域７２を第２ｎ- ドリフト領域７６により第１ｎ+
拡散領域６８から隔離することもできる。これに対し
て、第２ｎ+ 拡散領域７０は中央ｐチャネルストップ領
域７２と最右側のｐチャネルストップ領域７２とに隣接
する。アルミニウム接点８０と電子なだれ絶縁破壊領域
７８ａとの間隙は図８において寸法ｚとして図示され
る。図１１は静電放電保護デバイスの静電放電硬度をｚ
の関数として示す。図１１にはパワーＭＯＳ静電放電硬
度も図示される。パワーＭＯＳデバイスのビア間隙を接
近させることによって静電放電硬度が低下するのに対し
て、静電放電保護デバイスのビア間隙を拡大することに
より静電放電硬度が高くなることが理解できる。静電放
電保護デバイスはほとんど場所をとらないため、ビア間
隙による不利益が発生しないが、パワーＭＯＳデバイス
で大きな間隙を設けた場合には大きな不利益が発生する
ことになる。
１または第２ｎ+ 拡散領域６８、７０上に積層した部分
が第１またはソース−ドレイン再酸化領域６６ｂであ
り、基板２０上に伸長する部分が第２またはフィールド
酸化領域６６ａである。酸化層６６の領域６６ａは第１
ｎ+ 拡散領域６８の左側と、第２ｎ+ 拡散領域７０の右
側と、第１拡散領域６８と第２拡散領域７０との間に積
層された領域７２内とに配置される。少なくとも中央の
厚膜フィールド酸化層６６ａよりも下側の基板におい
て、チャネルストップ領域として基板２０内にｐ領域７
２が形成される。このようなｐチャネルストップ領域７
２は左右の厚膜フィールド酸化領域６６ａ下側の基板中
にも形成できる。中央ｐチャネルストップ領域７２は第
１ｎ- ドリフト領域７８により第１ｎ+ 拡散領域６８か
ら隔離されている。同様に、最左側のｐチャネルストッ
プ領域７２を第２ｎ- ドリフト領域７６により第１ｎ+
拡散領域６８から隔離することもできる。これに対し
て、第２ｎ+ 拡散領域７０は中央ｐチャネルストップ領
域７２と最右側のｐチャネルストップ領域７２とに隣接
する。アルミニウム接点８０と電子なだれ絶縁破壊領域
７８ａとの間隙は図８において寸法ｚとして図示され
る。図１１は静電放電保護デバイスの静電放電硬度をｚ
の関数として示す。図１１にはパワーＭＯＳ静電放電硬
度も図示される。パワーＭＯＳデバイスのビア間隙を接
近させることによって静電放電硬度が低下するのに対し
て、静電放電保護デバイスのビア間隙を拡大することに
より静電放電硬度が高くなることが理解できる。静電放
電保護デバイスはほとんど場所をとらないため、ビア間
隙による不利益が発生しないが、パワーＭＯＳデバイス
で大きな間隙を設けた場合には大きな不利益が発生する
ことになる。
【００２８】好適な実施例において、保護されるべきパ
ワーＭＯＳデバイス１４ｂはｎ+ 拡散から成るドレイン
２４を有する。低濃度にドープされたドリフト領域２５
によりドレイン２４をポリシリコンゲート電極２６から
離間させることによって高ドレイン絶縁破壊が達成され
る。ドリフト領域２５は、ｐ型しきい値調節インプラン
ト３６が配置されたゲート電極２６の下方のシリコン領
域に隣接する。ソース２２もｎ+ 拡散で構成されるとと
もに、ドレイン領域２４を囲む。ここで説明されている
パワーＭＯＳデバイスは「プルダウン」デバイスでもよ
く、したがって、ソースは常に接地されている。他の構
成でも同一ドレイン構造を有するが、ソース構成は異な
る。ここでは説明の都合上オフセットゲート横型パワー
ＭＯＳが用いられているが、本発明はＤＭＯＳ、バイポ
ーラ等の広範囲なパワーデバイス設計にさらに広く適用
可能である。本発明の目的はパワーＭＯＳデバイス１４
ｂを静電放電保護回路１８よりも高い電圧で確実に絶縁
破壊させることである。これは、パワーＭＯＳデバイス
１４ｂのドリフト層２５に対して静電放電保護回路１８
のドリフト層７８に対するのと同じｎ- ドーピングを使
用し、パワーＭＯＳドライバ１４ｂのドリフト層３６に
静電放電回路１８のドリフト層７８以上の幅寸法を持た
せ、静電放電保護デバイス１８のドリフト層７８を前記
パワーＭＯＳデバイス中に存在するしきい値調節ドーピ
ング３６よりも高濃度にドーピングされたｐ型領域へ隣
接させることで確実となる。静電放電保護デバイス１８
はチャネルストップインプラントｐ型領域７２に隣接
し、パワーＭＯＳドライバ１４ｂはしきい値調節インプ
ラント３６に隣接する。
ワーＭＯＳデバイス１４ｂはｎ+ 拡散から成るドレイン
２４を有する。低濃度にドープされたドリフト領域２５
によりドレイン２４をポリシリコンゲート電極２６から
離間させることによって高ドレイン絶縁破壊が達成され
る。ドリフト領域２５は、ｐ型しきい値調節インプラン
ト３６が配置されたゲート電極２６の下方のシリコン領
域に隣接する。ソース２２もｎ+ 拡散で構成されるとと
もに、ドレイン領域２４を囲む。ここで説明されている
パワーＭＯＳデバイスは「プルダウン」デバイスでもよ
く、したがって、ソースは常に接地されている。他の構
成でも同一ドレイン構造を有するが、ソース構成は異な
る。ここでは説明の都合上オフセットゲート横型パワー
ＭＯＳが用いられているが、本発明はＤＭＯＳ、バイポ
ーラ等の広範囲なパワーデバイス設計にさらに広く適用
可能である。本発明の目的はパワーＭＯＳデバイス１４
ｂを静電放電保護回路１８よりも高い電圧で確実に絶縁
破壊させることである。これは、パワーＭＯＳデバイス
１４ｂのドリフト層２５に対して静電放電保護回路１８
のドリフト層７８に対するのと同じｎ- ドーピングを使
用し、パワーＭＯＳドライバ１４ｂのドリフト層３６に
静電放電回路１８のドリフト層７８以上の幅寸法を持た
せ、静電放電保護デバイス１８のドリフト層７８を前記
パワーＭＯＳデバイス中に存在するしきい値調節ドーピ
ング３６よりも高濃度にドーピングされたｐ型領域へ隣
接させることで確実となる。静電放電保護デバイス１８
はチャネルストップインプラントｐ型領域７２に隣接
し、パワーＭＯＳドライバ１４ｂはしきい値調節インプ
ラント３６に隣接する。
【００２９】第２の好適な実施例では、汎用パワーＭＯ
Ｓドライバ回路を特に、ＮＭＯＳ論理プロセス方式との
集積に適したＮＭＯＳドライバ回路とする。この回路で
は、保護デバイス１８のｎ- ドリフト領域７８にはマス
クされたｎ型空乏インプラントが付加されている。空乏
インプラントにより通常オフとなるかわりに通常オンと
なるように論理デバイスを転換する。ｎ- ドリフト領域
７８のみへ空乏インプラントを付加することで、効果的
なドリフト層が静電放電保護回路１８のみにおいてさら
に高度のｎ型となる。これによって静電放電保護デバイ
ス１８はパワーＭＯＳドライバ１４ｂよりも先に確実に
絶縁破壊することとなる。
Ｓドライバ回路を特に、ＮＭＯＳ論理プロセス方式との
集積に適したＮＭＯＳドライバ回路とする。この回路で
は、保護デバイス１８のｎ- ドリフト領域７８にはマス
クされたｎ型空乏インプラントが付加されている。空乏
インプラントにより通常オフとなるかわりに通常オンと
なるように論理デバイスを転換する。ｎ- ドリフト領域
７８のみへ空乏インプラントを付加することで、効果的
なドリフト層が静電放電保護回路１８のみにおいてさら
に高度のｎ型となる。これによって静電放電保護デバイ
ス１８はパワーＭＯＳドライバ１４ｂよりも先に確実に
絶縁破壊することとなる。
【００３０】好適な第２の実施例では、空乏インプラン
トが第１ｎ+ 拡散領域６８と中央ｐ + チャネルストップ
領域７２との間でｎ- ドリフト領域７８の全幅寸法にわ
たって伸長する。第３の好適な実施例では、空乏インプ
ラントがｎ- ドリフト領域７８のビア寸法の一部にわた
って伸長する。この場合、拡散６８に隣接するドリフト
層７８の半分に対して空乏ドーピングが加えられる。第
２および第３実施例において追加された利点は、通常の
チップ製造プロセスにおいて空乏インプラントレベルマ
スクはすでに必要とされているため、コストや処理時間
をさらにかけることなく空乏インプラントを加えること
ができる点である。回路そのものに空乏処理ステップが
必要なので、マスクを変更するコストをかけるだけで空
乏インプラントを加えることができる。
トが第１ｎ+ 拡散領域６８と中央ｐ + チャネルストップ
領域７２との間でｎ- ドリフト領域７８の全幅寸法にわ
たって伸長する。第３の好適な実施例では、空乏インプ
ラントがｎ- ドリフト領域７８のビア寸法の一部にわた
って伸長する。この場合、拡散６８に隣接するドリフト
層７８の半分に対して空乏ドーピングが加えられる。第
２および第３実施例において追加された利点は、通常の
チップ製造プロセスにおいて空乏インプラントレベルマ
スクはすでに必要とされているため、コストや処理時間
をさらにかけることなく空乏インプラントを加えること
ができる点である。回路そのものに空乏処理ステップが
必要なので、マスクを変更するコストをかけるだけで空
乏インプラントを加えることができる。
【００３１】第４の好適な実施例では、静電放電回路１
８では当初のｎ- ドリフト領域７８の代わりに低抵抗ｎ
- ドリフト領域が用いられると共に、パワーＭＯＳデバ
イス１４ｂのドリフト層２５の当初の抵抗が高いまま維
持されている。しかしながら、この第４実施例では、さ
らに低い抵抗ドリフト領域を生成するために必要な別の
マスクおよび処理ステップが必要となるという欠点があ
る。第５の好適な実施例では、ＣＭＯＳ型パワーＭＯＳ
ドライバが使用される場合、ヤマムラおよびミナトらに
より開示されたウェル技術を本発明の静電放電保護回路
１８へ統合することができる。しかしながら、この実施
例も、別のマスクおよび処理ステップが必要となるとい
う第４実施例と同じ問題点を有する。マスクおよび処理
ステップを追加することによってコストがかかり、チッ
プ製造の複雑さを増すことは望ましくない。
８では当初のｎ- ドリフト領域７８の代わりに低抵抗ｎ
- ドリフト領域が用いられると共に、パワーＭＯＳデバ
イス１４ｂのドリフト層２５の当初の抵抗が高いまま維
持されている。しかしながら、この第４実施例では、さ
らに低い抵抗ドリフト領域を生成するために必要な別の
マスクおよび処理ステップが必要となるという欠点があ
る。第５の好適な実施例では、ＣＭＯＳ型パワーＭＯＳ
ドライバが使用される場合、ヤマムラおよびミナトらに
より開示されたウェル技術を本発明の静電放電保護回路
１８へ統合することができる。しかしながら、この実施
例も、別のマスクおよび処理ステップが必要となるとい
う第４実施例と同じ問題点を有する。マスクおよび処理
ステップを追加することによってコストがかかり、チッ
プ製造の複雑さを増すことは望ましくない。
【００３２】第６の好適な実施例では、図８において寸
法Ｘで示された静電放電保護回路１８のｎ- ドリフト領
域７８の幅寸法は、図３に示されるパワーＭＯＳドライ
バのｎ- ドリフト領域２５の幅寸法よりも短い。図３に
示されるようなパワーＭＯＳドライバは高電圧で作動す
るため、ｎ- ドリフト層２５は長さ数ミクロンである。
したがって、保護回路１８のｎ- ドリフト領域７８を数
ミクロン縮めることは簡単である。たとえば、好適な実
施例のパワーＭＯＳドライバにおいて、ｎ- ドリフト層
２５は長さ４乃至５μｍとすると同時に、保護デバイス
１８のｎ- ドリフト層７８を３乃至４μｍとすることが
できる。ドリフト層が短くなると、その電位の傾きは高
くなり、電子なだれ絶縁破壊ポイントは低下する。
法Ｘで示された静電放電保護回路１８のｎ- ドリフト領
域７８の幅寸法は、図３に示されるパワーＭＯＳドライ
バのｎ- ドリフト領域２５の幅寸法よりも短い。図３に
示されるようなパワーＭＯＳドライバは高電圧で作動す
るため、ｎ- ドリフト層２５は長さ数ミクロンである。
したがって、保護回路１８のｎ- ドリフト領域７８を数
ミクロン縮めることは簡単である。たとえば、好適な実
施例のパワーＭＯＳドライバにおいて、ｎ- ドリフト層
２５は長さ４乃至５μｍとすると同時に、保護デバイス
１８のｎ- ドリフト層７８を３乃至４μｍとすることが
できる。ドリフト層が短くなると、その電位の傾きは高
くなり、電子なだれ絶縁破壊ポイントは低下する。
【００３３】第７の好適な実施例では、第１ｎ+ 拡散領
域６８を入力パッド６２へ接続する金属化層６２はｎ-
ドリフト層７８上に位置するように伸長される。図９に
示すように、通常の金属化ステップ中に金属化層マスク
を変えるだけで、この拡張またはフィールド板６４ａは
容易に加えることができる。同様に図８に示されるよう
に、フィールド板６４ａを入力端子パッド６２ａのかわ
りに接地接続層６４へ取り付けることができる。加えら
れた金属化領域６４ａが入力端子パッド６２ａに接続さ
れた場合、ドリフト層が積層し、低電圧で絶縁破壊が発
生する。ドリフト層が積層することで静電放電保護デバ
イスは低電圧で絶縁破壊するものの、ホット電子を酸化
ケイ素（ＳｉＯ2 ）インタフェースへ向けて引き寄せる
という好ましくない影響がある。他の好ましい構成とし
ては、フィールド板６４ａを接地金属化６４へ取り付け
ることでホット電子を寄せ付けない構成がある。
域６８を入力パッド６２へ接続する金属化層６２はｎ-
ドリフト層７８上に位置するように伸長される。図９に
示すように、通常の金属化ステップ中に金属化層マスク
を変えるだけで、この拡張またはフィールド板６４ａは
容易に加えることができる。同様に図８に示されるよう
に、フィールド板６４ａを入力端子パッド６２ａのかわ
りに接地接続層６４へ取り付けることができる。加えら
れた金属化領域６４ａが入力端子パッド６２ａに接続さ
れた場合、ドリフト層が積層し、低電圧で絶縁破壊が発
生する。ドリフト層が積層することで静電放電保護デバ
イスは低電圧で絶縁破壊するものの、ホット電子を酸化
ケイ素（ＳｉＯ2 ）インタフェースへ向けて引き寄せる
という好ましくない影響がある。他の好ましい構成とし
ては、フィールド板６４ａを接地金属化６４へ取り付け
ることでホット電子を寄せ付けない構成がある。
【００３４】第８の好適な実施例では、ｎ- ドリフト領
域７８が埋め込まれているため、ピークｎ型ドープ剤濃
度が基板２０の表面準位未満となる。第８実施例の効果
は電子なだれ絶縁破壊ポイント７８ａをシリコン−フィ
ールド酸化膜インタフェースから離間するよう移動させ
る点である。
域７８が埋め込まれているため、ピークｎ型ドープ剤濃
度が基板２０の表面準位未満となる。第８実施例の効果
は電子なだれ絶縁破壊ポイント７８ａをシリコン−フィ
ールド酸化膜インタフェースから離間するよう移動させ
る点である。
【００３５】最後に、第９の好適な実施例では第８実施
例で利用されたｎ+ ドーピングのかわりに基板のｐ+ ド
ーピングを利用して第２拡散領域７０を形成する。ｐ+
拡散領域７０を利用することで、バイポーラトランジス
タではなくツェナダイオードが形成される。図１０に示
されるように、バイポーラトランジスタは電圧が絶縁破
壊ポイントＶA を超えて上昇するにつれ、カーブ１０２
を描く。カーブ１０２は「スナップバック」カーブと呼
ばれ、絶縁破壊後、電流が増加するにつれてバイポーラ
トランジスタ実施例１乃至８において保護回路での電圧
降下が低下することを示す。バイポーラ作用の欠点はそ
の結果、その他のセグメントが導通可能となる前に静電
放電回路が小さな領域で熱暴走を示すことがあるという
点である。この問題は静電放電保護デバイス１８におけ
る３個のモジュールのうち１個がその他のモジュールよ
りも低いＶA である場合等に発生する。これに対して、
実施例９のツェナダイオードは理想的な絶縁破壊ポイン
トＶA を有し、カーブ１０４を描く。ツェナダイオード
形式ではスナップバックが存在しないため、寄生バイポ
ーラ増分が不均一である場合のバイポーラトランジスタ
実施例よりもさらに頑強な保護回路を提供することがで
きる。しかしながら、ツェナダイオードはｐ + ドーピン
グを提供するため他の処理ステップが必要である。ｐ+
層は基板接点として利用できる。第９実施例はその性能
をさらに向上させるため第３乃至第８実施例のいずれの
実施例と組み合わせることもできる。
例で利用されたｎ+ ドーピングのかわりに基板のｐ+ ド
ーピングを利用して第２拡散領域７０を形成する。ｐ+
拡散領域７０を利用することで、バイポーラトランジス
タではなくツェナダイオードが形成される。図１０に示
されるように、バイポーラトランジスタは電圧が絶縁破
壊ポイントＶA を超えて上昇するにつれ、カーブ１０２
を描く。カーブ１０２は「スナップバック」カーブと呼
ばれ、絶縁破壊後、電流が増加するにつれてバイポーラ
トランジスタ実施例１乃至８において保護回路での電圧
降下が低下することを示す。バイポーラ作用の欠点はそ
の結果、その他のセグメントが導通可能となる前に静電
放電回路が小さな領域で熱暴走を示すことがあるという
点である。この問題は静電放電保護デバイス１８におけ
る３個のモジュールのうち１個がその他のモジュールよ
りも低いＶA である場合等に発生する。これに対して、
実施例９のツェナダイオードは理想的な絶縁破壊ポイン
トＶA を有し、カーブ１０４を描く。ツェナダイオード
形式ではスナップバックが存在しないため、寄生バイポ
ーラ増分が不均一である場合のバイポーラトランジスタ
実施例よりもさらに頑強な保護回路を提供することがで
きる。しかしながら、ツェナダイオードはｐ + ドーピン
グを提供するため他の処理ステップが必要である。ｐ+
層は基板接点として利用できる。第９実施例はその性能
をさらに向上させるため第３乃至第８実施例のいずれの
実施例と組み合わせることもできる。
【図１】本発明の静電放電保護デバイスを収納した回路
の概略図である。
の概略図である。
【図２】図１のＭＯＳパワードライバの平面図である。
【図３】図２の平面３−３における横断面図である。
【図４】寄生バイポーラ絶縁破壊を受けている図３の領
域４−４におけるパワーＭＯＳドライバの横断面図であ
る。
域４−４におけるパワーＭＯＳドライバの横断面図であ
る。
【図５】静電放電中の図２乃至４のパワーＭＯＳドライ
バの動作を示すフローチャートである。
バの動作を示すフローチャートである。
【図６】本発明の静電放電保護デバイスの平面図であ
る。
る。
【図７】本発明の静電放電保護デバイスの平面図であ
る。
る。
【図８】本発明の静電放電保護デバイスを図６の平面６
ｃ−６ｃで切り取った横断面図である。
ｃ−６ｃで切り取った横断面図である。
【図９】本発明の静電放電保護デバイスを図６の平面６
ｃ−６ｃで切り取った横断面図である。
ｃ−６ｃで切り取った横断面図である。
【図１０】本発明の動作のグラフである。
【図１１】高電圧ドレインおよびパワーＭＯＳドレイン
の静電放電硬度を金属ビアと絶縁破壊領域との間隙の関
数として表したグラフである。
の静電放電硬度を金属ビアと絶縁破壊領域との間隙の関
数として表したグラフである。
１０ ＭＯＳ集積回路 １２ 高電圧入力端子 １４ 半導体回路要素 １４ｂ パワーＭＯＳドライバ １６ 入力インピーダンス １８ 静電放電保護デバイス ２０ 基板 ３６ 基板 ６２ａ 入力端子パッド ６８ 第１ｎ+ 拡散領域 ７０ 第２ｎ+ 拡散領域 ７２ａ チャネルストップ領域
Claims (1)
- 【請求項１】 高電圧入力端子を備えた回路を保護する
静電放電保護デバイスであって、 ｐ- 型低濃度ドープ領域を少なくとも１個有するシリコ
ン基板と、 少なくとも１個の中濃度ドープｐ領域と、 前記入力端子へ接続された前記基板内の第１ｎ+ 拡散領
域と、 アースへ接続された前記基板内の第２ｎ+ 拡散領域と、 前記第２ｎ+ 拡散領域を前記第１ｎ+ 拡散領域から横方
向に隔離する前記基板内の第１チャネルストップ領域
と、 前記第１チャネルストップ領域に対向する前記第１ｎ+
拡散領域の側に配置された前記基板内の第２チャネルス
トップ領域と、 前記第１チャネルストップ領域上に伸長する第１厚膜領
域と、前記第２チャネルストップ領域上に伸長する第２
厚膜領域とを有する、前記第１ｎ+ 拡散領域および第２
ｎ+ 拡散領域ならびに前記第１チャネルストップ領域お
よび第２チャネルストップ領域上の酸化層と、 前記第２厚膜酸化領域上の高電圧入力端子と、 前記第１チャネルストップ領域と前記第１ｎ+ 拡散領域
との間に配置された少なくとも１個のｎ- ドリフト領域
とから構成される静電放電保護デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/879,626 US5371395A (en) | 1992-05-06 | 1992-05-06 | High voltage input pad protection circuitry |
| US879626 | 1992-05-06 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621343A true JPH0621343A (ja) | 1994-01-28 |
Family
ID=25374531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5101701A Pending JPH0621343A (ja) | 1992-05-06 | 1993-04-28 | 静電放電保護デバイス |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5371395A (ja) |
| EP (1) | EP0569219B1 (ja) |
| JP (1) | JPH0621343A (ja) |
| DE (1) | DE69319021T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011211901A (ja) * | 2011-05-27 | 2011-10-20 | Toshiba Corp | 半導体装置 |
| JP2013084992A (ja) * | 2013-01-21 | 2013-05-09 | Toshiba Corp | 半導体装置 |
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| KR0166101B1 (ko) * | 1993-10-21 | 1999-01-15 | 김주용 | 정전방전 보호회로의 트랜지스터 및 그 제조방법 |
| DE4423591C2 (de) * | 1994-07-06 | 1996-08-29 | Itt Ind Gmbh Deutsche | Schutzstruktur für integrierte Schaltungen |
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