JPH06202965A - メモリテスト方式 - Google Patents
メモリテスト方式Info
- Publication number
- JPH06202965A JPH06202965A JP4273930A JP27393092A JPH06202965A JP H06202965 A JPH06202965 A JP H06202965A JP 4273930 A JP4273930 A JP 4273930A JP 27393092 A JP27393092 A JP 27393092A JP H06202965 A JPH06202965 A JP H06202965A
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- JP
- Japan
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- error
- memory
- data
- test
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】大容量メモリに対して、高速でしかも的確なエ
ラー情報採取可能なメモリ読出しテストを達成させる。 【構成】ＣＴＬ１はメモリからの読出し，前サイクルで
読み出したデータのエラーチェック，前サイクルでチェ
ック済みのデータを再書込みを目的としてエラーチェッ
クコードを発生させることを同時にしかもサイクルの進
行に合わせてテストアドレスを上位方向に更新する。Ｄ
ＥＴ６は読み出されたデータのエラーチェックを行う。
ＣＨＫ４はチェックコードを発生させる。ＡＤＲ１５は
アドレスの更新を行う。ＩＮＴ９はエラーの発生または
最終アドレスに到達した場合に割込みを発生する。
ラー情報採取可能なメモリ読出しテストを達成させる。 【構成】ＣＴＬ１はメモリからの読出し，前サイクルで
読み出したデータのエラーチェック，前サイクルでチェ
ック済みのデータを再書込みを目的としてエラーチェッ
クコードを発生させることを同時にしかもサイクルの進
行に合わせてテストアドレスを上位方向に更新する。Ｄ
ＥＴ６は読み出されたデータのエラーチェックを行う。
ＣＨＫ４はチェックコードを発生させる。ＡＤＲ１５は
アドレスの更新を行う。ＩＮＴ９はエラーの発生または
最終アドレスに到達した場合に割込みを発生する。
Description
【０００１】
【産業上の利用分野】本発明はメモリテスト方式に関
し、特に情報処理装置で用いられるメモリのメモリテス
ト方式に関する。
し、特に情報処理装置で用いられるメモリのメモリテス
ト方式に関する。
【０００２】
【従来の技術】従来のメモリテスト方式は、メモリアク
セスを実現するインストラクション（命令）をプログラ
ム化し、エラー検出用ハードウェア回路の検出結果によ
りメモリエラーの有無をテストしていた。
セスを実現するインストラクション（命令）をプログラ
ム化し、エラー検出用ハードウェア回路の検出結果によ
りメモリエラーの有無をテストしていた。
【０００３】
【発明が解決しようとする課題】この従来のメモリテス
ト方式では、プログラムの処理によりテストを実現させ
ていたため、テストに時間がかかるという問題点があっ
た。
ト方式では、プログラムの処理によりテストを実現させ
ていたため、テストに時間がかかるという問題点があっ
た。
【０００４】
【課題を解決するための手段】本発明のメモリテスト方
式は、エラー修正・検出コード付きのメモリデータ読出
し手段と、メモリエラー修正・検出手段と、エラー修正
・検出時のシンドローム・エラーアドレス保持手段と、
中央処理装置からのテスト開始・終了アドレス指示デー
タを入力して保持するアドレス保持手段と、テストの終
了を前記終了アドレスにより判定する判定手段と、前記
中央処理装置からのメモリテスト開始指示を受けて下位
から上位のメモリアドレス方向へのメモリの順次読出
し，先に読み出された前記メモリデータのエラーチェッ
ク，先にエラーチェックされてエラーが存在した場合の
修正データ生成を含む動作を同時進行させる逐次制御手
段と、前記中央処理装置に対してメモリエラーの発生ま
たはテストの終了を割込みにより通知する割込発生手段
とを備えている。
式は、エラー修正・検出コード付きのメモリデータ読出
し手段と、メモリエラー修正・検出手段と、エラー修正
・検出時のシンドローム・エラーアドレス保持手段と、
中央処理装置からのテスト開始・終了アドレス指示デー
タを入力して保持するアドレス保持手段と、テストの終
了を前記終了アドレスにより判定する判定手段と、前記
中央処理装置からのメモリテスト開始指示を受けて下位
から上位のメモリアドレス方向へのメモリの順次読出
し，先に読み出された前記メモリデータのエラーチェッ
ク，先にエラーチェックされてエラーが存在した場合の
修正データ生成を含む動作を同時進行させる逐次制御手
段と、前記中央処理装置に対してメモリエラーの発生ま
たはテストの終了を割込みにより通知する割込発生手段
とを備えている。
【０００５】そして、メモリエラーが発生した時に修正
可能なエラーであれば修正済みデータを前記メモリに書
き込み、修正不能なエラーであれば所定のデータの前記
メモリへの再書込みと再読出しを行い、前記メモリエラ
ーが初発エラーか再発エラーかを判別する判別手段とを
備えることを特徴とする。
可能なエラーであれば修正済みデータを前記メモリに書
き込み、修正不能なエラーであれば所定のデータの前記
メモリへの再書込みと再読出しを行い、前記メモリエラ
ーが初発エラーか再発エラーかを判別する判別手段とを
備えることを特徴とする。
【０００６】また、前記中央処理装置からのエラーの強
制発生指示として修正可能エラーか修正不能エラーかの
区別と前記修正可能エラーの時のエラービット箇所とを
入力して格納する格納手段を備え、前記指示内容に基づ
いて前記メモリエラー検出・修正手段に対してエラーデ
ータを入力することを特徴とする。
制発生指示として修正可能エラーか修正不能エラーかの
区別と前記修正可能エラーの時のエラービット箇所とを
入力して格納する格納手段を備え、前記指示内容に基づ
いて前記メモリエラー検出・修正手段に対してエラーデ
ータを入力することを特徴とする。
【０００７】さらに、メモリエラー検出時の前記シンド
ロームとメモリアドレスをエラー発生順に記憶するファ
ースト・イン・ファースト・アウト・メモリと、このフ
ァースト・イン・ファースト・アウト・メモリへの格納
件数をカウントするカウンタとを備え、前記格納件数が
前記ファースト・イン・ファースト・アウト・メモリの
格納容量に達したとき前記割込発生手段は割込みを発生
させることを特徴とする。
ロームとメモリアドレスをエラー発生順に記憶するファ
ースト・イン・ファースト・アウト・メモリと、このフ
ァースト・イン・ファースト・アウト・メモリへの格納
件数をカウントするカウンタとを備え、前記格納件数が
前記ファースト・イン・ファースト・アウト・メモリの
格納容量に達したとき前記割込発生手段は割込みを発生
させることを特徴とする。
【０００８】そしてまた、前記ファースト・イン・ファ
ースト・アウト・メモリはテスト以外の通常使用時のメ
モリエラーのエラー情報を格納し、前記中央処理装置か
ら指定されたエラー発生件数を格納するラッチ手段と、
エラー発生毎にカウントして発生したエラー件数を計数
する計数手段と、前記指定されたエラー発生件数にエラ
ー件数が到達したかどうかを判定する比較手段とを備
え、この判定結果を受けて割込みを発生させることを特
徴とする。
ースト・アウト・メモリはテスト以外の通常使用時のメ
モリエラーのエラー情報を格納し、前記中央処理装置か
ら指定されたエラー発生件数を格納するラッチ手段と、
エラー発生毎にカウントして発生したエラー件数を計数
する計数手段と、前記指定されたエラー発生件数にエラ
ー件数が到達したかどうかを判定する比較手段とを備
え、この判定結果を受けて割込みを発生させることを特
徴とする。
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明のメモリテスト方式の一実施例を示す
ブロック図である。
る。図１は本発明のメモリテスト方式の一実施例を示す
ブロック図である。
【００１０】まず、中央処理装置（以下ＣＰＵ）３０か
らメモリ（以下ＭＥＭ）４０に対するテストを開始する
際には、制御書込データ１０５の入力によりラッチ（以
下ＬＡ）１４，１６へそれぞれメモリ開始アドレス，メ
モリ終了アドレスを設定し、その後逐次制御回路（以下
ＣＴＬ）１へメモリアクセス指示信号１００を送出す
る。ＣＴＬ１はＬＡ２，５，７，１０，１１，マルチプ
レクサ（以下ＭＸ）３，１２，アドレス更新回路（以下
ＡＤＲ）１５およびＭＥＭ４０にシーケンス制御信号１
０７（で図示）を入力してシーケンス制御を行う。
らメモリ（以下ＭＥＭ）４０に対するテストを開始する
際には、制御書込データ１０５の入力によりラッチ（以
下ＬＡ）１４，１６へそれぞれメモリ開始アドレス，メ
モリ終了アドレスを設定し、その後逐次制御回路（以下
ＣＴＬ）１へメモリアクセス指示信号１００を送出す
る。ＣＴＬ１はＬＡ２，５，７，１０，１１，マルチプ
レクサ（以下ＭＸ）３，１２，アドレス更新回路（以下
ＡＤＲ）１５およびＭＥＭ４０にシーケンス制御信号１
０７（で図示）を入力してシーケンス制御を行う。
【００１１】メモリテストは、ＭＥＭ４０から読み出さ
れたメモリリードデータ１１７をＬＡ７に格納する動作
と、１サイクル前に読み出されてＬＡ７に格納されてい
るメモリリードデータをエラー検出回路（以下ＤＥＴ）
６によってエラーの修正可能／不能の区別とシンドロー
ムとを決定してその修正済みメモリリードデータ１０９
をＬＡ５に格納する動作と、１サイクル前にＬＡ５へ格
納されたメモリリードデータ１０２を再書込みのためＭ
Ｘ３を経由してチェックコード生成回路（以下ＣＨＫ）
４にてチェックコード付きメモリライトデータ１１４を
出力する動作との３動作がＣＴＬ１からのシーケンス制
御信号１０７により制御されてアドレス順に逐次実行さ
れる。
れたメモリリードデータ１１７をＬＡ７に格納する動作
と、１サイクル前に読み出されてＬＡ７に格納されてい
るメモリリードデータをエラー検出回路（以下ＤＥＴ）
６によってエラーの修正可能／不能の区別とシンドロー
ムとを決定してその修正済みメモリリードデータ１０９
をＬＡ５に格納する動作と、１サイクル前にＬＡ５へ格
納されたメモリリードデータ１０２を再書込みのためＭ
Ｘ３を経由してチェックコード生成回路（以下ＣＨＫ）
４にてチェックコード付きメモリライトデータ１１４を
出力する動作との３動作がＣＴＬ１からのシーケンス制
御信号１０７により制御されてアドレス順に逐次実行さ
れる。
【００１２】ここで、メモリエラーが発生すると、ＤＥ
Ｔ６はこれを検出してメモリエラー検出信号１１０を割
込発生回路（以下ＩＮＴ）９に出力して割込みが発生し
割込要求信号１０３がＣＰＵ３０に入力される。
Ｔ６はこれを検出してメモリエラー検出信号１１０を割
込発生回路（以下ＩＮＴ）９に出力して割込みが発生し
割込要求信号１０３がＣＰＵ３０に入力される。
【００１３】ＭＥＭ４０のアドレスはテストの開始時に
は、ＬＡ１４に格納されているテスト開始メモリアドレ
ス１２０がＭＸ１２で選択され、この選択されたメモリ
アドレス１１９がＬＡ１１に入力される。ＬＡ１１から
のメモリアドレス１１８がＭＥＭ４０に送られると共に
次のアドレスがＡＤＲ１５によりプラス方向に更新さ
れ、更新済みメモリアドレス１２１がＭＸ１２で選択さ
れてＬＡ１１に格納される。このアドレス更新毎にメモ
リエリアが読み出されてエラー検出動作が行われ、ＬＡ
１６に格納されているテスト終了メモリアドレス１２２
と一致するまでテストが繰返し実行される。
は、ＬＡ１４に格納されているテスト開始メモリアドレ
ス１２０がＭＸ１２で選択され、この選択されたメモリ
アドレス１１９がＬＡ１１に入力される。ＬＡ１１から
のメモリアドレス１１８がＭＥＭ４０に送られると共に
次のアドレスがＡＤＲ１５によりプラス方向に更新さ
れ、更新済みメモリアドレス１２１がＭＸ１２で選択さ
れてＬＡ１１に格納される。このアドレス更新毎にメモ
リエリアが読み出されてエラー検出動作が行われ、ＬＡ
１６に格納されているテスト終了メモリアドレス１２２
と一致するまでテストが繰返し実行される。
【００１４】このアドレスの一致は比較回路（以下ＣＭ
Ｐ）１７により行われ、一致信号である終了アドレス到
達検出信号１２３がで図示したようにＩＮＴ９に入力
されて割込みが発生する。
Ｐ）１７により行われ、一致信号である終了アドレス到
達検出信号１２３がで図示したようにＩＮＴ９に入力
されて割込みが発生する。
【００１５】本実施例ではＬＡ１４へのテスト開始メモ
リアドレス１２０の設定が可変なので、エラーが検出さ
れた次のメモリアドレスからテストを再開させることが
可能である。
リアドレス１２０の設定が可変なので、エラーが検出さ
れた次のメモリアドレスからテストを再開させることが
可能である。
【００１６】なお、ＬＡ２はテストではなく、通常のメ
モリライト動作時にＣＰＵ３０から送られたメモリライ
トデータ１０１を格納するためのもので、ＭＸ３ではＬ
Ａ２の出力のメモリライトデータ１０８を選択してＣＨ
Ｋ４でメモリライトデータ１１３にチェックコードを付
加してＭＥＭ４０にチェックコード付メモリライトデー
タ１１４を書き込む。
モリライト動作時にＣＰＵ３０から送られたメモリライ
トデータ１０１を格納するためのもので、ＭＸ３ではＬ
Ａ２の出力のメモリライトデータ１０８を選択してＣＨ
Ｋ４でメモリライトデータ１１３にチェックコードを付
加してＭＥＭ４０にチェックコード付メモリライトデー
タ１１４を書き込む。
【００１７】また通常のメモリリード動作では、ＬＡ５
に格納された修正済みメモリリードデータ１０９がＣＰ
Ｕ３０へメモリリードデータ１０２として送られる。
に格納された修正済みメモリリードデータ１０９がＣＰ
Ｕ３０へメモリリードデータ１０２として送られる。
【００１８】次に、ＤＥＴ６によりエラーが検出された
場合にはＣＨＫ４でチェックコードが付加されてチェッ
クコード付メモリライトデータ１１４がＭＥＭ４０へ再
書込みされる。この再書込みはＤＥＴ６からＣＴＬ１に
対してメモリエラー検出信号１１０を入力してメモリリ
ード動作を停止させ、代わりにメモリライト動作のサイ
クルを挿入させて実現する。再書込みを行った同一アド
レスでメモリリード動作が再び行われエラーが再発すれ
ば固定故障、再発しなければ間欠故障と判別されてＬＡ
１０のエラー情報データに格納される。
場合にはＣＨＫ４でチェックコードが付加されてチェッ
クコード付メモリライトデータ１１４がＭＥＭ４０へ再
書込みされる。この再書込みはＤＥＴ６からＣＴＬ１に
対してメモリエラー検出信号１１０を入力してメモリリ
ード動作を停止させ、代わりにメモリライト動作のサイ
クルを挿入させて実現する。再書込みを行った同一アド
レスでメモリリード動作が再び行われエラーが再発すれ
ば固定故障、再発しなければ間欠故障と判別されてＬＡ
１０のエラー情報データに格納される。
【００１９】次に、ＣＰＵ３０から送られた制御書込デ
ータ１０５がＬＡ１３に格納されてエラー強制発生を可
能にする。すなわち、ＬＡ１３出力のエラー強制発生指
示信号１１２はエラービット位置とエラー修正可能／不
能の区別を指定し、ＭＥＭ４０から読み出されたメモリ
リードデータ１１７を強制的にエラーとなるよう変形さ
せるエラー発生回路（以下ＥＲＲ）８に入力される。Ｅ
ＲＲ８はエラー強制発生データ１１６をＬＡ７を介して
チェック前メモリデータ１１５としてＤＥＴ６に入力す
る。これはＤＥＴ６が指定したエラーを正しく検出する
ことをテストすることを目的としている。
ータ１０５がＬＡ１３に格納されてエラー強制発生を可
能にする。すなわち、ＬＡ１３出力のエラー強制発生指
示信号１１２はエラービット位置とエラー修正可能／不
能の区別を指定し、ＭＥＭ４０から読み出されたメモリ
リードデータ１１７を強制的にエラーとなるよう変形さ
せるエラー発生回路（以下ＥＲＲ）８に入力される。Ｅ
ＲＲ８はエラー強制発生データ１１６をＬＡ７を介して
チェック前メモリデータ１１５としてＤＥＴ６に入力す
る。これはＤＥＴ６が指定したエラーを正しく検出する
ことをテストすることを目的としている。
【００２０】次に、ＣＰＵ３０に対してエラー発生毎に
割込みで通知するのではなく、所定のエラー件数を蓄え
て満杯となったときに割込みを通知する動作について説
明する。これは、複数件のエラー情報（シンドロームと
メモリアドレス）をエラー発生順に記憶するファースト
・イン・ファースト・アウト・メモリ（以下ＦＩＦＯ）
２０と、メモリアクセス出力信号１２５毎にＦＩＦＯ２
０の格納件数をカウントするカウンタ（以下ＣＮＴ）２
１と、ＣＮＴ２１の出力値であるエラー登録件数データ
１２６をメモリ登録最大件数データ１２７と比較してＦ
ＩＦＯ２０の登録容量に達したことを検出するＣＭＰ２
２とで実現される。すなわち、ＣＰＵ３０への割込み発
生はＣＭＰ２２でＣＮＴ２１出力のエラー登録件数デー
タ１２６をＦＩＦＯ２０のメモリ容量（メモリ登録最大
件数データ１２７）と比較し両者が一致したときエラー
登録オーバー検出信号１２９をで示すようにＩＮＴ９
に入力して実現される。
割込みで通知するのではなく、所定のエラー件数を蓄え
て満杯となったときに割込みを通知する動作について説
明する。これは、複数件のエラー情報（シンドロームと
メモリアドレス）をエラー発生順に記憶するファースト
・イン・ファースト・アウト・メモリ（以下ＦＩＦＯ）
２０と、メモリアクセス出力信号１２５毎にＦＩＦＯ２
０の格納件数をカウントするカウンタ（以下ＣＮＴ）２
１と、ＣＮＴ２１の出力値であるエラー登録件数データ
１２６をメモリ登録最大件数データ１２７と比較してＦ
ＩＦＯ２０の登録容量に達したことを検出するＣＭＰ２
２とで実現される。すなわち、ＣＰＵ３０への割込み発
生はＣＭＰ２２でＣＮＴ２１出力のエラー登録件数デー
タ１２６をＦＩＦＯ２０のメモリ容量（メモリ登録最大
件数データ１２７）と比較し両者が一致したときエラー
登録オーバー検出信号１２９をで示すようにＩＮＴ９
に入力して実現される。
【００２１】なお、ＦＩＦＯ２０へのエラー情報の登録
はテスト以外の通常時においても実施され、ＦＩＦＯ２
０へのエラー登録件数データ１２６がＣＰＵ３０からの
制御書込データ１０５で与えられてＬＡ１８に格納され
たエラー発生通報件数データ１２４に到達したときＣＰ
Ｕ３０へ割込みにより通知する。すなわち登録件数の一
致はＣＭＰ１９により両件数データ１２６，１２４を比
較して検出され、エラー発生件数到達検出信号１２８が
ＩＮＴ９に出力されて割込みが発生する。
はテスト以外の通常時においても実施され、ＦＩＦＯ２
０へのエラー登録件数データ１２６がＣＰＵ３０からの
制御書込データ１０５で与えられてＬＡ１８に格納され
たエラー発生通報件数データ１２４に到達したときＣＰ
Ｕ３０へ割込みにより通知する。すなわち登録件数の一
致はＣＭＰ１９により両件数データ１２６，１２４を比
較して検出され、エラー発生件数到達検出信号１２８が
ＩＮＴ９に出力されて割込みが発生する。
【００２２】
【発明の効果】以上説明したように本発明は、以下のよ
うな効果を有する。
うな効果を有する。
【００２３】（１）プログラムのインストラクション
（命令）によるメモリアクセスではなくハードウェアに
よる逐次制御によりメモリからの読出しとエラーチェッ
ク，エラー時の修正データ作成が同時に行われ、テスト
がアドレス順に進行するので、メモリテストが短時間で
実行できる。
（命令）によるメモリアクセスではなくハードウェアに
よる逐次制御によりメモリからの読出しとエラーチェッ
ク，エラー時の修正データ作成が同時に行われ、テスト
がアドレス順に進行するので、メモリテストが短時間で
実行できる。
【００２４】（２）メモリエラー時に再書込みを行い、
その後に再読出しを行うので、エラーが間欠的なものか
固定的なものか判別可能となる。
その後に再読出しを行うので、エラーが間欠的なものか
固定的なものか判別可能となる。
【００２５】（３）エラーの強制発生の指示を入力して
エラー発生を把握できるので、エラー修正および検出の
動作が正常に行われることのテストが可能となる。
エラー発生を把握できるので、エラー修正および検出の
動作が正常に行われることのテストが可能となる。
【００２６】（４）エラー情報を複数件記憶するメモリ
の存在により、エラー発生毎に中央処理装置の介入を要
求することが不要となり、メモリ全体のテスト時間を短
縮できる。
の存在により、エラー発生毎に中央処理装置の介入を要
求することが不要となり、メモリ全体のテスト時間を短
縮できる。
【００２７】（５）通常のメモリアクセス時にも、エラ
ー情報を複数件記憶でき、加えて指定したエラー件数に
達すると割込みにより中央処理装置へ通知されるので、
エラー発生頻度に対応したメモリの保守運用が可能とな
る。
ー情報を複数件記憶でき、加えて指定したエラー件数に
達すると割込みにより中央処理装置へ通知されるので、
エラー発生頻度に対応したメモリの保守運用が可能とな
る。
【図１】本発明の一実施例のメモリテスト方式の一実施
例を示すブロック図である。
例を示すブロック図である。
【符号の説明】 １ 逐次制御回路（ＣＴＬ） ２，５，７，１０，１１，１３，１４，１６，１８
ラッチ（ＬＡ） ３，１２ マルチプレクサ（ＭＸ） ４ チェックコード生成回路（ＣＨＫ） ６ エラー検出回路（ＤＥＴ） ８ エラー発生回路（ＥＲＲ） ９ 割込発生回路（ＩＮＴ） １５ アドレス更新回路（ＡＤＲ） １７，１９，２２ 比較回路（ＣＭＰ） ２０ ファースト・イン・ファースト・アウト・メモ
リ（ＦＩＦＯ） ２１ カウンタ（ＣＮＴ） ３０ 中央処理装置（ＣＰＵ） ４０ メモリ（ＭＥＭ） １００ メモリアクセス指示信号 １０１，１０８，１１３ メモリライトデータ １０２，１１７ メモリリードデータ １０３ 割込要求信号 １０４，１１８ メモリアドレス １０５ 制御書込データ １０６，１１１ エラー情報データ １０７ シーケンス制御信号 １０９ 修正済みメモリリードデータ １１０ メモリエラー検出信号 １１２ エラー強制発生指示信号 １１４ チェックコード付メモリライトデータ １１５ チェック前メモリリードデータ １１６ エラー強制発生出力データ １１９ 選択されたメモリアドレス １２０ テスト開始メモリアドレス １２１ 更新済みメモリアドレス １２２ テスト終了メモリアドレス １２３ 終了アドレス到達検出信号 １２４ エラー発生通報件数データ １２５ メモリアクセス出力信号 １２６ エラー登録件数データ １２７ メモリ登録最大件数データ １２８ エラー発生件数到達検出信号 １２９ エラー登録オーバー検出信号
ラッチ（ＬＡ） ３，１２ マルチプレクサ（ＭＸ） ４ チェックコード生成回路（ＣＨＫ） ６ エラー検出回路（ＤＥＴ） ８ エラー発生回路（ＥＲＲ） ９ 割込発生回路（ＩＮＴ） １５ アドレス更新回路（ＡＤＲ） １７，１９，２２ 比較回路（ＣＭＰ） ２０ ファースト・イン・ファースト・アウト・メモ
リ（ＦＩＦＯ） ２１ カウンタ（ＣＮＴ） ３０ 中央処理装置（ＣＰＵ） ４０ メモリ（ＭＥＭ） １００ メモリアクセス指示信号 １０１，１０８，１１３ メモリライトデータ １０２，１１７ メモリリードデータ １０３ 割込要求信号 １０４，１１８ メモリアドレス １０５ 制御書込データ １０６，１１１ エラー情報データ １０７ シーケンス制御信号 １０９ 修正済みメモリリードデータ １１０ メモリエラー検出信号 １１２ エラー強制発生指示信号 １１４ チェックコード付メモリライトデータ １１５ チェック前メモリリードデータ １１６ エラー強制発生出力データ １１９ 選択されたメモリアドレス １２０ テスト開始メモリアドレス １２１ 更新済みメモリアドレス １２２ テスト終了メモリアドレス １２３ 終了アドレス到達検出信号 １２４ エラー発生通報件数データ １２５ メモリアクセス出力信号 １２６ エラー登録件数データ １２７ メモリ登録最大件数データ １２８ エラー発生件数到達検出信号 １２９ エラー登録オーバー検出信号
Claims (5)
- 【請求項１】 エラー修正・検出コード付きのメモリデ
ータ読出し手段と、メモリエラー修正・検出手段と、エ
ラー修正・検出時のシンドローム・エラーアドレス保持
手段と、中央処理装置からのテスト開始・終了アドレス
指示データを入力して保持するアドレス保持手段と、テ
ストの終了を前記終了アドレスにより判定する判定手段
と、前記中央処理装置からのメモリテスト開始指示を受
けて下位から上位のメモリアドレス方向へのメモリの順
次読出し，先に読み出された前記メモリデータのエラー
チェック，先にエラーチェックされてエラーが存在した
場合の修正データ生成を含む動作を同時進行させる逐次
制御手段と、前記中央処理装置に対してメモリエラーの
発生またはテストの終了を割込みにより通知する割込発
生手段とを備えることを特徴とするメモリテスト方式。 - 【請求項２】 メモリエラーが発生した時に修正可能な
エラーであれば修正済みデータを前記メモリに書き込
み、修正不能なエラーであれば所定のデータの前記メモ
リへの再書込みと再読出しを行い、前記メモリエラーが
初発エラーか再発エラーかを判別する判別手段とを備え
ることを特徴とする請求項１記載のメモリテスト方式。 - 【請求項３】 前記中央処理装置からのエラーの強制発
生指示として修正可能エラーか修正不能エラーかの区別
と前記修正可能エラーの時のエラービット箇所とを入力
して格納する格納手段を備え、前記指示内容に基づいて
前記メモリエラー検出・修正手段に対してエラーデータ
を入力することを特徴とする請求項１または２記載のメ
モリテスト方式。 - 【請求項４】 メモリエラー検出時の前記シンドローム
とメモリアドレスをエラー発生順に記憶するファースト
・イン・ファースト・アウト・メモリと、このファース
ト・イン・ファースト・アウト・メモリへの格納件数を
カウントするカウンタとを備え、前記格納件数が前記フ
ァースト・イン・ファースト・アウト・メモリの格納容
量に達したとき前記割込発生手段は割込みを発生させる
ことを特徴とする請求項１または２もしくは３記載のメ
モリテスト方式。 - 【請求項５】 前記ファースト・イン・ファースト・ア
ウト・メモリはテスト以外の通常使用時のメモリエラー
のエラー情報を格納し、前記中央処理装置から指定され
たエラー発生件数を格納するラッチ手段と、エラー発生
毎にカウントして発生したエラー件数を計数する計数手
段と、前記指定されたエラー発生件数にエラー件数が到
達したかどうかを判定する比較手段とを備え、この判定
結果を受けて割込みを発生させることを特徴とする請求
項４記載のメモリテスト方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4273930A JPH06202965A (ja) | 1992-10-13 | 1992-10-13 | メモリテスト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4273930A JPH06202965A (ja) | 1992-10-13 | 1992-10-13 | メモリテスト方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06202965A true JPH06202965A (ja) | 1994-07-22 |
Family
ID=17534557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4273930A Withdrawn JPH06202965A (ja) | 1992-10-13 | 1992-10-13 | メモリテスト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06202965A (ja) |
-
1992
- 1992-10-13 JP JP4273930A patent/JPH06202965A/ja not_active Withdrawn
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Legal Events
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