JPH06196651A - キャパシタを有する半導体メモリ装置及びその製造方法 - Google Patents
キャパシタを有する半導体メモリ装置及びその製造方法Info
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- JPH06196651A JPH06196651A JP5174003A JP17400393A JPH06196651A JP H06196651 A JPH06196651 A JP H06196651A JP 5174003 A JP5174003 A JP 5174003A JP 17400393 A JP17400393 A JP 17400393A JP H06196651 A JPH06196651 A JP H06196651A
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Classifications
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
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- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
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Abstract
(57)【要約】
【目的】 半導体メモリ装置のキャパシタのストレージ
電極及びその製造方法を提供する。 【構成】 キャパシタの主電極は内部に形成された多数
のマイクロトレンチ及び／またはマイクロピラーと前記
マイクロトレンチ及び／またはマイクロピラーを取り囲
む外郭壁から構成された主電極６４ｃ、前記外郭壁の外
面上に形成されたＨＳＧポリシリコンパターン及び主電
極６４ｃをトランジスタのソース領域４４に電気的に接
続する柱電極６４’から構成される。主電極６４ｃの下
部に形成され、ストレージ電極９０の柱電極６４’に電
気的に接続され、その中央部を柱電極６４’が通過する
水平の羽根形状を有する補助電極６０ａはストレージ電
極９０に含まれる。前記キャパシタは食刻終点検出層と
ＨＳＧポリシリコン層を用いて形成できる。 【効果】 これにより、十分なセルキャパシタンスが確
保できるようストレージ電極の表面積が増加する。ま
た、一定した形状のストレージ電極を形成できて均一な
セルキャパシタンスを達成しうる。
電極及びその製造方法を提供する。 【構成】 キャパシタの主電極は内部に形成された多数
のマイクロトレンチ及び／またはマイクロピラーと前記
マイクロトレンチ及び／またはマイクロピラーを取り囲
む外郭壁から構成された主電極６４ｃ、前記外郭壁の外
面上に形成されたＨＳＧポリシリコンパターン及び主電
極６４ｃをトランジスタのソース領域４４に電気的に接
続する柱電極６４’から構成される。主電極６４ｃの下
部に形成され、ストレージ電極９０の柱電極６４’に電
気的に接続され、その中央部を柱電極６４’が通過する
水平の羽根形状を有する補助電極６０ａはストレージ電
極９０に含まれる。前記キャパシタは食刻終点検出層と
ＨＳＧポリシリコン層を用いて形成できる。 【効果】 これにより、十分なセルキャパシタンスが確
保できるようストレージ電極の表面積が増加する。ま
た、一定した形状のストレージ電極を形成できて均一な
セルキャパシタンスを達成しうる。
Description
【０００１】
【産業上の利用分野】本発明はキャパシタを有する半導
体メモリ装置及びその製造方法に係り、特にキャパシタ
のストレージ電極の表面積が増加した新規な構造のキャ
パシタを有する半導体メモリ装置及びその製造方法に関
する。本発明は現在アメリカ特許庁に係属中の本発明者
によるアメリカ特許出願第０７／９３７，７４９号の改
良発明であり、その内容を本出願の参考として記載す
る。
体メモリ装置及びその製造方法に係り、特にキャパシタ
のストレージ電極の表面積が増加した新規な構造のキャ
パシタを有する半導体メモリ装置及びその製造方法に関
する。本発明は現在アメリカ特許庁に係属中の本発明者
によるアメリカ特許出願第０７／９３７，７４９号の改
良発明であり、その内容を本出願の参考として記載す
る。
【０００２】
【従来の技術】半導体装置の製造技術の発達とメモリ素
子の応用分野の拡張につれ、大容量のメモリ素子の開発
が活発に進んでいる。その中、１個のキャパシタと１個
のトランジスタから１個のメモリセルを構成し、高集積
化に有利なＤＲＡＭは集積度の面において著しい発展が
なされて来た。
子の応用分野の拡張につれ、大容量のメモリ素子の開発
が活発に進んでいる。その中、１個のキャパシタと１個
のトランジスタから１個のメモリセルを構成し、高集積
化に有利なＤＲＡＭは集積度の面において著しい発展が
なされて来た。
【０００３】このＤＲＡＭは３年に４倍の高集積化を達
成するようになったが、現在ＤＲＡＭ分野において４Ｍ
ｂ ＤＲＡＭＨは量産段階、１６Ｍｂ ＤＲＡＭは量産
のための準備段階、６４Ｍｂ及び２５６Ｍｂ ＤＲＡＭ
は量産のための研究が活発に進んでいる現状である。か
かる半導体メモリ装置は情報の読み出しと貯蔵のために
大静電容量を有すべきである。しかし、集積度が４倍増
加してもチップ面積は１．４倍だけの増加にとどまるの
で、相対的にメモリセルの面積は１／３倍に縮まる。こ
れは、既存のキャパシタ構造においては限定された面積
内で十分大きいセルキャパシタンスを確保できないこと
を指す。従って、小面積内でより大きいキャパシタンス
を得るための方法が提案されているが、かかる方法とし
ては一般に次の３種、即ち、第１に、誘電体膜の厚さ減
少、第２に誘電物質として誘電常数の大きい物質の使
用、第３にキャパシタのストレ−ジ電極の有効面積増加
などが挙げられる。
成するようになったが、現在ＤＲＡＭ分野において４Ｍ
ｂ ＤＲＡＭＨは量産段階、１６Ｍｂ ＤＲＡＭは量産
のための準備段階、６４Ｍｂ及び２５６Ｍｂ ＤＲＡＭ
は量産のための研究が活発に進んでいる現状である。か
かる半導体メモリ装置は情報の読み出しと貯蔵のために
大静電容量を有すべきである。しかし、集積度が４倍増
加してもチップ面積は１．４倍だけの増加にとどまるの
で、相対的にメモリセルの面積は１／３倍に縮まる。こ
れは、既存のキャパシタ構造においては限定された面積
内で十分大きいセルキャパシタンスを確保できないこと
を指す。従って、小面積内でより大きいキャパシタンス
を得るための方法が提案されているが、かかる方法とし
ては一般に次の３種、即ち、第１に、誘電体膜の厚さ減
少、第２に誘電物質として誘電常数の大きい物質の使
用、第３にキャパシタのストレ−ジ電極の有効面積増加
などが挙げられる。
【０００４】誘電体膜の厚さが１００Å以下の場合は、
Fowler-Nordheim トンネリングによる漏れ電流により半
導体メモリ装置の信頼性が落ちるので、誘電膜の厚さを
減少するのは大容量のメモリ素子に不向きである。ま
た、キャパシタの誘電体膜用として高誘電物質を使用し
うる。誘電物質としては、大きいアスペクト比（aspect
ratio）を有する３次元メモリセル構造に対して良好な
段差塗布性を有する５酸化タンタルについての研究が幅
広くなされている。しかし、５酸化タンタルを現在製品
に適用するには薄膜状態で漏れ電流が大きく破壊電圧が
小さいという問題点がある。この点を克服するために、
このような高誘電物質を開発するための多様な努力がな
されているが、まだ実際の半導体メモリ装置に適用しに
くい。
Fowler-Nordheim トンネリングによる漏れ電流により半
導体メモリ装置の信頼性が落ちるので、誘電膜の厚さを
減少するのは大容量のメモリ素子に不向きである。ま
た、キャパシタの誘電体膜用として高誘電物質を使用し
うる。誘電物質としては、大きいアスペクト比（aspect
ratio）を有する３次元メモリセル構造に対して良好な
段差塗布性を有する５酸化タンタルについての研究が幅
広くなされている。しかし、５酸化タンタルを現在製品
に適用するには薄膜状態で漏れ電流が大きく破壊電圧が
小さいという問題点がある。この点を克服するために、
このような高誘電物質を開発するための多様な努力がな
されているが、まだ実際の半導体メモリ装置に適用しに
くい。
【０００５】従って、前述した縮まった面積内でより大
きいキャパシタンスを達成するため、ストレージ電極の
表面積を広める方法がさらに活発に研究されつつある。
従来のプレーナ形キャパシタセルにおいて、スタック形
キャパシタセルとトレンチ形キャパシタセルの３次元的
な構造が考案され４Ｍｂ ＤＲＡＭに適用されている
が、１６Ｍｂ ＤＲＡＭを境にその限界を露出しつつあ
る。また、前記スタック形キャパシタセルにおいては、
スタック形キャパシタ構造のため激しい段差問題が生
じ、トレンチ形キャパシタセルではスケーリングダウン
（scaling down）の進行によるトレンチ間漏れ電流問題
が生じて６４Ｍｂ ＤＲＡＭに適用しにくくなった。
きいキャパシタンスを達成するため、ストレージ電極の
表面積を広める方法がさらに活発に研究されつつある。
従来のプレーナ形キャパシタセルにおいて、スタック形
キャパシタセルとトレンチ形キャパシタセルの３次元的
な構造が考案され４Ｍｂ ＤＲＡＭに適用されている
が、１６Ｍｂ ＤＲＡＭを境にその限界を露出しつつあ
る。また、前記スタック形キャパシタセルにおいては、
スタック形キャパシタ構造のため激しい段差問題が生
じ、トレンチ形キャパシタセルではスケーリングダウン
（scaling down）の進行によるトレンチ間漏れ電流問題
が生じて６４Ｍｂ ＤＲＡＭに適用しにくくなった。
【０００６】従って、かかる大容量のＤＲＡＭの問題点
を解決するための新たな構造のキャパシタとしてスタッ
ク−トレンチ形キャパシタ、フィン構造キャパシタ、ボ
ック構造キャパシタ及びスプレードスタックキャパシタ
などが提案されている。しかし、前記のようにストレー
ジ電極の構造を改善してキャパシタ容量を増加しようと
する限りはデザインルールの限界及び複雑な工程上の問
題点などにより集積度がさらに増加する次世代ディバイ
ス開発においては制限され、かかる問題点を克服する新
たなキャパシタ構造に対する開発が要求された。
を解決するための新たな構造のキャパシタとしてスタッ
ク−トレンチ形キャパシタ、フィン構造キャパシタ、ボ
ック構造キャパシタ及びスプレードスタックキャパシタ
などが提案されている。しかし、前記のようにストレー
ジ電極の構造を改善してキャパシタ容量を増加しようと
する限りはデザインルールの限界及び複雑な工程上の問
題点などにより集積度がさらに増加する次世代ディバイ
ス開発においては制限され、かかる問題点を克服する新
たなキャパシタ構造に対する開発が要求された。
【０００７】この要求に応じて、最近キャパシタ容量の
増加をストレージ電極の構造改善によらず、前記ストレ
ージ電極の表面を非平滑面に形成してストレージ電極の
有効キャパシタンス面積を増加させることによりキャパ
シタの容量を増加する方法が提案された。例えば、論文
（"Capacitance-Enhanced Stacked-Capacitor with Eng
raved Storage Electrode for Deep Submicron DEAMs"
by T.Mine et.al.,Extended Abstract of the 21st Con
ference on Solid State Devices and Materials, Toky
o,1989.pp137〜140 ）にはＳＯＧとレジストの混合物を
ポリシリコン層上に形成する。この方法において、ＳＯ
Ｇ（Spin-On-Glass ）は緩衝ＨＦ溶液を用いて選択的に
除去してポリシリコン層上にレジスト粒子を残した後、
前記レジスト粒子を用いて前記ポリシリコン層をエッチ
ングしてポリシリコン層の表面を非平滑面にする。
増加をストレージ電極の構造改善によらず、前記ストレ
ージ電極の表面を非平滑面に形成してストレージ電極の
有効キャパシタンス面積を増加させることによりキャパ
シタの容量を増加する方法が提案された。例えば、論文
（"Capacitance-Enhanced Stacked-Capacitor with Eng
raved Storage Electrode for Deep Submicron DEAMs"
by T.Mine et.al.,Extended Abstract of the 21st Con
ference on Solid State Devices and Materials, Toky
o,1989.pp137〜140 ）にはＳＯＧとレジストの混合物を
ポリシリコン層上に形成する。この方法において、ＳＯ
Ｇ（Spin-On-Glass ）は緩衝ＨＦ溶液を用いて選択的に
除去してポリシリコン層上にレジスト粒子を残した後、
前記レジスト粒子を用いて前記ポリシリコン層をエッチ
ングしてポリシリコン層の表面を非平滑面にする。
【０００８】また、アメリカ特許第５，０６８，１９９
号（Sandu ）には多孔質ポリシリコン導電層を用いてキ
ャパシタのストレージ電極を形成した後、陽極酸化法に
より前記ストレージ電極の表面を非平滑面にする方法が
開示されている。アメリカ特許第５，１１２，７７３号
（Tuttle）には不均一核形成を起こす物質を注入した
り、シリコンソース自体の均一な核形成を起こすために
蒸着温度または圧力を増加させて気相核形成を用いて多
結晶シリコンを蒸着して平でないポリシリコン層を形成
する方法が開示されている。
号（Sandu ）には多孔質ポリシリコン導電層を用いてキ
ャパシタのストレージ電極を形成した後、陽極酸化法に
より前記ストレージ電極の表面を非平滑面にする方法が
開示されている。アメリカ特許第５，１１２，７７３号
（Tuttle）には不均一核形成を起こす物質を注入した
り、シリコンソース自体の均一な核形成を起こすために
蒸着温度または圧力を増加させて気相核形成を用いて多
結晶シリコンを蒸着して平でないポリシリコン層を形成
する方法が開示されている。
【０００９】また、ポリシリコン層の蒸着条件を調整し
て平でないポリシリコン層を形成する方法が提案されて
いる。即ち、論文（”A New Stacked Capacitor Struct
ureUsing Hemispherical-Grain(HSG) Polysilicon Elec
trodes" by H.Watanabe etal.,SSDM、1990、pp・873〜876
及び”Fabrication of Storage Capacitance-Enhanced
Capacitor with a Rough Electrode”by Yoshio Hayash
ide et al.,SSDM,1990、 pp.869〜872 ）には、特定温度
及び特定圧力で平でない表面を有するポリシリコン層を
形成した後、これを用いてストレージ電極を形成して平
でない表面によるストレージ電極の表面積を増加させセ
ルキャパシタンスを向上させる技術が開示されている。
即ち、低圧化学気相蒸着法を用いてストレージ電極とし
て使われるポリシリコン層を、非晶質シリコンからポリ
シリコンに変わる相変換温度の約５５０℃で蒸着すれ
ば、収得されるポリシリコン層の表面は半球状グレーン
から構成され（以下、「ＨＳＧポリシリコン層」と称す
る）、その表面積は約２倍増加する。また、Hayashide
などは５７５℃の温度でポリシリコンを蒸着してストレ
ージ電極を形成した時、他の通常のポリシリコン電極に
比べてキャパシタンスが約１．５倍増加することを教示
した。また、日本国特公平１−４２１６１号公報には前
記方法により形成されたポリシリコン層を用いてストレ
ージ電極を形成する方法が開示されている。
て平でないポリシリコン層を形成する方法が提案されて
いる。即ち、論文（”A New Stacked Capacitor Struct
ureUsing Hemispherical-Grain(HSG) Polysilicon Elec
trodes" by H.Watanabe etal.,SSDM、1990、pp・873〜876
及び”Fabrication of Storage Capacitance-Enhanced
Capacitor with a Rough Electrode”by Yoshio Hayash
ide et al.,SSDM,1990、 pp.869〜872 ）には、特定温度
及び特定圧力で平でない表面を有するポリシリコン層を
形成した後、これを用いてストレージ電極を形成して平
でない表面によるストレージ電極の表面積を増加させセ
ルキャパシタンスを向上させる技術が開示されている。
即ち、低圧化学気相蒸着法を用いてストレージ電極とし
て使われるポリシリコン層を、非晶質シリコンからポリ
シリコンに変わる相変換温度の約５５０℃で蒸着すれ
ば、収得されるポリシリコン層の表面は半球状グレーン
から構成され（以下、「ＨＳＧポリシリコン層」と称す
る）、その表面積は約２倍増加する。また、Hayashide
などは５７５℃の温度でポリシリコンを蒸着してストレ
ージ電極を形成した時、他の通常のポリシリコン電極に
比べてキャパシタンスが約１．５倍増加することを教示
した。また、日本国特公平１−４２１６１号公報には前
記方法により形成されたポリシリコン層を用いてストレ
ージ電極を形成する方法が開示されている。
【００１０】しかし、前記ＨＳＧポリシリコン層を用い
たり、他の方法を用いてストレージ電極の構造を平でな
くする方法によれば、通常のポリシリコンの表面積より
約２倍の表面積増大が達成できるが、セルキャパシンタ
スの増加が限られるので、２５６Ｍｂ級以上の超高集積
メモリ素子で必要なセルキャパシタンスを得るためのス
トレージ電極の有効面積を確保できない。
たり、他の方法を用いてストレージ電極の構造を平でな
くする方法によれば、通常のポリシリコンの表面積より
約２倍の表面積増大が達成できるが、セルキャパシンタ
スの増加が限られるので、２５６Ｍｂ級以上の超高集積
メモリ素子で必要なセルキャパシタンスを得るためのス
トレージ電極の有効面積を確保できない。
【００１１】従って、本発明者らの一人を含むChinなど
は前述した従来の技術の問題点を解決するために超高集
積メモリ素子で必要な新たな構造のストレージ電極を備
える半導体メモリ装置の製造方法を発明し、これをアメ
リカ特許出願第０７／９３７，７４９号として出願し
た。図１〜図３は前記特許出願に記載された方法を示す
概略図である。前記図面において、半導体メモリ装置の
キャパシタの構成要素であるストレージ電極、誘電体膜
及びプレート電極のみを示したものである。このキャパ
シタを実際のメモリセルに適用する場合は前記ストレー
ジ電極とスイッチング素子であるトランジスタのソ−ス
領域を連結すべきことは当業者にとって明らかなので、
前記ストレージ電極とソース領域を連結するための先行
工程については説明を省くこととする。
は前述した従来の技術の問題点を解決するために超高集
積メモリ素子で必要な新たな構造のストレージ電極を備
える半導体メモリ装置の製造方法を発明し、これをアメ
リカ特許出願第０７／９３７，７４９号として出願し
た。図１〜図３は前記特許出願に記載された方法を示す
概略図である。前記図面において、半導体メモリ装置の
キャパシタの構成要素であるストレージ電極、誘電体膜
及びプレート電極のみを示したものである。このキャパ
シタを実際のメモリセルに適用する場合は前記ストレー
ジ電極とスイッチング素子であるトランジスタのソ−ス
領域を連結すべきことは当業者にとって明らかなので、
前記ストレージ電極とソース領域を連結するための先行
工程については説明を省くこととする。
【００１２】図１はマスク層１１の形成段階を示す。図
１を参照すれば、ストレージ電極形成のために表面に半
球の突出部を有するポリシリコンから構成された平でな
い導電層１０上に前記半球の突出部の間の谷部１５を埋
め込むよう酸化物を蒸着して前記谷部の深さｄより厚く
マスク層を形成する。ここで、図示していないが前記導
電層１０の下部にはスイッチング素子であるトランジス
タが形成されており、前記導電層１０は前記トランジス
タのソース領域に接続されている。
１を参照すれば、ストレージ電極形成のために表面に半
球の突出部を有するポリシリコンから構成された平でな
い導電層１０上に前記半球の突出部の間の谷部１５を埋
め込むよう酸化物を蒸着して前記谷部の深さｄより厚く
マスク層を形成する。ここで、図示していないが前記導
電層１０の下部にはスイッチング素子であるトランジス
タが形成されており、前記導電層１０は前記トランジス
タのソース領域に接続されている。
【００１３】図２は前記マスク層１１をエッチバックし
てエッチングマスク１１’を形成する段階を示す。前記
マスク層１１を形成した後、前記ポリシリコンの半球突
出部の上部表面が露出されるまで前記マスク層１１の酸
化膜をエッチバックして、前記谷部１５に前記マスク層
１１の構成物質である酸化物を残してエッチングマスク
１１’を形成する。
てエッチングマスク１１’を形成する段階を示す。前記
マスク層１１を形成した後、前記ポリシリコンの半球突
出部の上部表面が露出されるまで前記マスク層１１の酸
化膜をエッチバックして、前記谷部１５に前記マスク層
１１の構成物質である酸化物を残してエッチングマスク
１１’を形成する。
【００１４】図３は前記エッチングマスク１１’を用い
て前記導電層１０を食刻してキャパシタを形成する段階
を示す。具体的には、前記導電層１０のポリシリコンの
突出部間の谷部１５に形成されたエッチングマスク１
１’を用いて前記導電層１０を一定深さに食刻すれば、
図示した通りマイクロトレンチ及び／またはマイクロピ
ラー形態のストレージ電極１０’が形成され、このスト
レージ電極１０’上に誘電体膜１２及びプレート電極１
３を順次に形成してキャパシタを完成する。
て前記導電層１０を食刻してキャパシタを形成する段階
を示す。具体的には、前記導電層１０のポリシリコンの
突出部間の谷部１５に形成されたエッチングマスク１
１’を用いて前記導電層１０を一定深さに食刻すれば、
図示した通りマイクロトレンチ及び／またはマイクロピ
ラー形態のストレージ電極１０’が形成され、このスト
レージ電極１０’上に誘電体膜１２及びプレート電極１
３を順次に形成してキャパシタを完成する。
【００１５】図４〜図９は前記アメリカ特許出願による
半導体メモリ装置の製造方法の一実施例を示した工程順
序図である。図４はトランジスタ及び平坦化層２０、第
１絶縁膜２１及び第２絶縁膜２２の形成段階を示す。具
体的には、第１導電形の半導体基板４０上に活性領域と
分離領域を限定するためのフィールド酸化膜４２を形成
し、前記活性領域の半導体基板４０上に通常的な方法を
用いてソース領域４４及びドレイン領域４６を形成し、
活性領域上にはゲート電極４８とフィールド酸化膜４２
上にはワードライン４８’を形成してトランジスタを形
成する。次いで、結果物の全面に例えばＢＰＳＧあるい
はＳｉ酸化物のような絶縁物を蒸着した後、平坦化して
平坦化層２０を形成し、前記平坦化層２０の上に例えば
５００Å〜１０００Å厚さ程度の窒化膜のような第１絶
縁膜２１及び１０００Å〜２０００Å厚さ程度のＳｉ酸
化膜のような第２絶縁膜２２を順次に形成する。ここ
で、参照符号４９は前記ゲート電極４８及びワードライ
ン４８’を絶縁するための絶縁膜であり、前記第１絶縁
膜２１である窒化膜は後続する工程で食刻阻止膜として
使われる。
半導体メモリ装置の製造方法の一実施例を示した工程順
序図である。図４はトランジスタ及び平坦化層２０、第
１絶縁膜２１及び第２絶縁膜２２の形成段階を示す。具
体的には、第１導電形の半導体基板４０上に活性領域と
分離領域を限定するためのフィールド酸化膜４２を形成
し、前記活性領域の半導体基板４０上に通常的な方法を
用いてソース領域４４及びドレイン領域４６を形成し、
活性領域上にはゲート電極４８とフィールド酸化膜４２
上にはワードライン４８’を形成してトランジスタを形
成する。次いで、結果物の全面に例えばＢＰＳＧあるい
はＳｉ酸化物のような絶縁物を蒸着した後、平坦化して
平坦化層２０を形成し、前記平坦化層２０の上に例えば
５００Å〜１０００Å厚さ程度の窒化膜のような第１絶
縁膜２１及び１０００Å〜２０００Å厚さ程度のＳｉ酸
化膜のような第２絶縁膜２２を順次に形成する。ここ
で、参照符号４９は前記ゲート電極４８及びワードライ
ン４８’を絶縁するための絶縁膜であり、前記第１絶縁
膜２１である窒化膜は後続する工程で食刻阻止膜として
使われる。
【００１６】図５は第１コンタクトホールＣＨ１及び第
１導電層２４の形成段階を示す。前記第２絶縁膜２２上
にフォトレジストを塗布してフォトレジスト層を形成し
た後、前記フォトレジスト層をマスクとして用いて露光
し、露光されたフォトレジスト層を現像して所期のフォ
トレジストパターンを形成した後、このフォトレジスト
パターンを適用して前記第２絶縁膜２２、第１絶縁膜２
１及び平坦化層を食刻することによりキャパシタの第１
電極として使われるストレージ電極を前記トランジスタ
のソース領域４４と連結させるための第１コンタクトホ
ールＣＨ１を形成する。次いで、前記第１コンタクトホ
ールを形成するためのフォトレジストパターンを除去し
た後、結果物の全面に、例えば、２０００Å〜６０００
Å厚さに不純物のドーピングされた半球状のグレーンを
有するポリシリコンを蒸着して第１導電層２４を形成す
る。ここで、前記導電層の表面はグレーンとグレーンと
がくっ付いている形であるが、グレーンとグレーンが若
干離れていることもあり得る。
１導電層２４の形成段階を示す。前記第２絶縁膜２２上
にフォトレジストを塗布してフォトレジスト層を形成し
た後、前記フォトレジスト層をマスクとして用いて露光
し、露光されたフォトレジスト層を現像して所期のフォ
トレジストパターンを形成した後、このフォトレジスト
パターンを適用して前記第２絶縁膜２２、第１絶縁膜２
１及び平坦化層を食刻することによりキャパシタの第１
電極として使われるストレージ電極を前記トランジスタ
のソース領域４４と連結させるための第１コンタクトホ
ールＣＨ１を形成する。次いで、前記第１コンタクトホ
ールを形成するためのフォトレジストパターンを除去し
た後、結果物の全面に、例えば、２０００Å〜６０００
Å厚さに不純物のドーピングされた半球状のグレーンを
有するポリシリコンを蒸着して第１導電層２４を形成す
る。ここで、前記導電層の表面はグレーンとグレーンと
がくっ付いている形であるが、グレーンとグレーンが若
干離れていることもあり得る。
【００１７】図６は第１導電層パターン２４’及び第３
絶縁膜２６の形成段階を示す。前記第１導電層２４の上
にフォトレジストを塗布してフォトレジスト層を形成し
た後、前記フォトレジスト層をフォトマスクとして用い
て選択的に露光し、露光されたフォトレジスト層を現像
して所期のフォトレジストパターンを形成した後、この
フォトレジストパターンを適用して前記第１導電層２４
を食刻することにより図示した通りの第１導電層パタ−
ン２４’を形成する。次いで、前記フォトレジストパタ
ーンを除去し、結果物の全面に例えば３００Å〜１００
０Å厚さ程度のＨＴＯ膜を蒸着して第３絶縁膜２６を形
成する。
絶縁膜２６の形成段階を示す。前記第１導電層２４の上
にフォトレジストを塗布してフォトレジスト層を形成し
た後、前記フォトレジスト層をフォトマスクとして用い
て選択的に露光し、露光されたフォトレジスト層を現像
して所期のフォトレジストパターンを形成した後、この
フォトレジストパターンを適用して前記第１導電層２４
を食刻することにより図示した通りの第１導電層パタ−
ン２４’を形成する。次いで、前記フォトレジストパタ
ーンを除去し、結果物の全面に例えば３００Å〜１００
０Å厚さ程度のＨＴＯ膜を蒸着して第３絶縁膜２６を形
成する。
【００１８】図７は前記第３絶縁膜をエッチバックする
段階を示す。前記図６の段階後、結果物の全面に対して
前記第１導電層パターン２４’を構成するポリシリコン
のグレーンのトップ部が露出されるまでエッチバックす
ることにより前記第１導電層パターン２４’を構成する
ポリシリコンのグレーンとグレーンとの間の谷部に前記
ＨＴＯから構成されたエッチングマスク２６’が形成さ
れる。
段階を示す。前記図６の段階後、結果物の全面に対して
前記第１導電層パターン２４’を構成するポリシリコン
のグレーンのトップ部が露出されるまでエッチバックす
ることにより前記第１導電層パターン２４’を構成する
ポリシリコンのグレーンとグレーンとの間の谷部に前記
ＨＴＯから構成されたエッチングマスク２６’が形成さ
れる。
【００１９】この際、前記導電層パターン２４’の側壁
には前記ＨＴＯから構成されたスペーサ２６ａが形成さ
れる。図８はストレージ電極ＳＥの形成段階を示す。前
記第１導電層パターン２４’を構成する半球状のポリシ
リコングレーンの間にある谷部に形成されたエッチング
マスク２６’及び前記第１導電層パターン２４’の側壁
に形成されたスペーサ２６ａを用いて前記第１導電層パ
ターン２４’を食刻することによりストレージ電極ＳＥ
を形成する。具体的には、前記エッチングマスク２６’
の下部に存する前記第１導電層パターン２４’の部分は
食刻されず、前記エッチングマスク２６’が形成され
ず、ポリシリコングレーンが露出された部分にはマイク
ロトレンチが形成され、図示した通りマイクロトレンチ
ＭＴあるいはマイクロピラーＭＰを含む前記第１導電層
パターン２４’から構成されたストレージ電極ＳＥを完
成する。この際、前記第１導電層パターン２４’を構成
するポリシリコンの食刻は、前記食刻マスクとして使わ
れたＨＴＯに対して大きい食刻選択比を有するブロム化
水素ＨＢｒと塩素Ｃｌ2 の混合ガスを用いて施す。
には前記ＨＴＯから構成されたスペーサ２６ａが形成さ
れる。図８はストレージ電極ＳＥの形成段階を示す。前
記第１導電層パターン２４’を構成する半球状のポリシ
リコングレーンの間にある谷部に形成されたエッチング
マスク２６’及び前記第１導電層パターン２４’の側壁
に形成されたスペーサ２６ａを用いて前記第１導電層パ
ターン２４’を食刻することによりストレージ電極ＳＥ
を形成する。具体的には、前記エッチングマスク２６’
の下部に存する前記第１導電層パターン２４’の部分は
食刻されず、前記エッチングマスク２６’が形成され
ず、ポリシリコングレーンが露出された部分にはマイク
ロトレンチが形成され、図示した通りマイクロトレンチ
ＭＴあるいはマイクロピラーＭＰを含む前記第１導電層
パターン２４’から構成されたストレージ電極ＳＥを完
成する。この際、前記第１導電層パターン２４’を構成
するポリシリコンの食刻は、前記食刻マスクとして使わ
れたＨＴＯに対して大きい食刻選択比を有するブロム化
水素ＨＢｒと塩素Ｃｌ2 の混合ガスを用いて施す。
【００２０】図９はキャパシタＣの形成段階を示す。前
記図８の段階後、ＢＯＥ（Buffered Oxide Etchant）あ
るいは希釈のふっ化水素ＨＦ溶液を用いて前記ＨＴＯか
ら構成された前記エッチングマスク２６’及びスペーサ
２６ａを除去し、次いで露出されたストレージ電極の全
表面に誘電体膜３０、例えば酸化膜／窒化膜／酸化膜構
造のＯＮＯ膜あるいは窒化膜／酸化膜構造のＮＯ膜を塗
布する。続けて、前記誘電体膜３０上に不純物のドーピ
ングされたポリシリコンを蒸着してからパタニングする
ことによりプレート電極ＰＥを形成する。その結果、前
記ストレージ電極ＳＥ、誘電体膜３０及びプレート電極
ＰＥからなるキャパシタを完成する。続けて、前記ドレ
イン領域を露出させビットライン（図示せず）を形成す
る。ここで、ビットラインはストレージ電極の形成のた
めの第１導電層の形成の前に形成しうる。
記図８の段階後、ＢＯＥ（Buffered Oxide Etchant）あ
るいは希釈のふっ化水素ＨＦ溶液を用いて前記ＨＴＯか
ら構成された前記エッチングマスク２６’及びスペーサ
２６ａを除去し、次いで露出されたストレージ電極の全
表面に誘電体膜３０、例えば酸化膜／窒化膜／酸化膜構
造のＯＮＯ膜あるいは窒化膜／酸化膜構造のＮＯ膜を塗
布する。続けて、前記誘電体膜３０上に不純物のドーピ
ングされたポリシリコンを蒸着してからパタニングする
ことによりプレート電極ＰＥを形成する。その結果、前
記ストレージ電極ＳＥ、誘電体膜３０及びプレート電極
ＰＥからなるキャパシタを完成する。続けて、前記ドレ
イン領域を露出させビットライン（図示せず）を形成す
る。ここで、ビットラインはストレージ電極の形成のた
めの第１導電層の形成の前に形成しうる。
【００２１】前記アメリカ特許出願に記載されたストレ
ージ電極の形成方法によれば、微細トレンチを形成する
ための食刻マスク形成工程で定時間食刻法（ここではエ
ッチング段階が一定した時間の間行われる）を用いた。
しかし、食刻マスクとして用いられるマスク層（図１の
１１及び図６の２６）の厚さの変化及び食刻装備による
食刻率の変化により一定した厚さのマイクロトレンチ形
成のための食刻マスク（図２の参照符号１１’及び図７
の参照符号２６’参照）が形成しにくいという問題点が
ある。のみならず、そのストレージ電極の表面積はマイ
クロトレンチ及び／またはピラーの形成によってのみ増
加するのでセルキャパシタンスの増加が限られる。
ージ電極の形成方法によれば、微細トレンチを形成する
ための食刻マスク形成工程で定時間食刻法（ここではエ
ッチング段階が一定した時間の間行われる）を用いた。
しかし、食刻マスクとして用いられるマスク層（図１の
１１及び図６の２６）の厚さの変化及び食刻装備による
食刻率の変化により一定した厚さのマイクロトレンチ形
成のための食刻マスク（図２の参照符号１１’及び図７
の参照符号２６’参照）が形成しにくいという問題点が
ある。のみならず、そのストレージ電極の表面積はマイ
クロトレンチ及び／またはピラーの形成によってのみ増
加するのでセルキャパシタンスの増加が限られる。
【００２２】
【発明が解決しようとする課題】従って、本発明の目的
は、前記Chinなどのアメリカ特許出願第０７／９３７，
７４９号に開示されたストレージ電極に比べてキャパシ
タンスをさらに増加させうる新規な構造のキャパシタを
有する半導体装置を提供することである。本発明の他の
目的は、前述した構造のキャパシタを製造する際さらに
適合したキャパシタを含む半導体装置の製造方法を提供
することである。
は、前記Chinなどのアメリカ特許出願第０７／９３７，
７４９号に開示されたストレージ電極に比べてキャパシ
タンスをさらに増加させうる新規な構造のキャパシタを
有する半導体装置を提供することである。本発明の他の
目的は、前述した構造のキャパシタを製造する際さらに
適合したキャパシタを含む半導体装置の製造方法を提供
することである。
【００２３】本発明のさらに他の目的は、食刻終点検出
層を用いて食刻マスクを均一な厚さに形成することによ
り一定したキャパシタンスを有するキャパシタを製造し
得る半導体装置のキャパシタの製造方法を提供すること
である。
層を用いて食刻マスクを均一な厚さに形成することによ
り一定したキャパシタンスを有するキャパシタを製造し
得る半導体装置のキャパシタの製造方法を提供すること
である。
【００２４】
【課題を解決するための手段】本発明の目的を達成する
ために、内部に形成された多数のマイクロトレンチ及び
／またはマイクロピラー及び前記マイクロトレンチ及び
／またはマイクロピラーを取り囲む外郭壁から構成され
た主電極、前記外郭壁の外面上に形成されたＨＳＧポリ
シリコンパターン及び前記主電極をトランジスタのソー
ス領域に電気的に接続し、前記主電極を支持する柱電極
から構成される第１電極、前記第１電極を覆う誘電体
膜、前記誘電体膜上に形成された第２電極から構成され
たキャパシタを含む半導体メモリ装置が提供される。前
記キャパシタは前記主電極の下部に形成され、前記第１
電極である柱電極に電気的に接続され、その中央部を前
記柱電極が通過する水平の羽根形状を有する補助電極を
さらに含む。
ために、内部に形成された多数のマイクロトレンチ及び
／またはマイクロピラー及び前記マイクロトレンチ及び
／またはマイクロピラーを取り囲む外郭壁から構成され
た主電極、前記外郭壁の外面上に形成されたＨＳＧポリ
シリコンパターン及び前記主電極をトランジスタのソー
ス領域に電気的に接続し、前記主電極を支持する柱電極
から構成される第１電極、前記第１電極を覆う誘電体
膜、前記誘電体膜上に形成された第２電極から構成され
たキャパシタを含む半導体メモリ装置が提供される。前
記キャパシタは前記主電極の下部に形成され、前記第１
電極である柱電極に電気的に接続され、その中央部を前
記柱電極が通過する水平の羽根形状を有する補助電極を
さらに含む。
【００２５】本発明の他の態様によれば、内部に形成さ
れた多数のマイクロトレンチ及び／またはマイクロピラ
ーと前記マイクロトレンチ及び／またはマイクロピラー
とを取り囲む外郭壁から構成された主電極、前記主電極
をトランジスタのソース領域に電気的に接続し、前記主
電極を支持する柱電極及び前記主電極の下部に形成さ
れ、前記柱電極に電気的に接続され、その中央部を前記
柱電極が通過する水平の羽根形状を有する補助電極から
構成される第１電極と、前記第１電極を覆う誘電体膜
と、前記誘電体膜上に形成された第２電極から構成され
たキャパシタを含む半導体メモリ装置が提供される。
れた多数のマイクロトレンチ及び／またはマイクロピラ
ーと前記マイクロトレンチ及び／またはマイクロピラー
とを取り囲む外郭壁から構成された主電極、前記主電極
をトランジスタのソース領域に電気的に接続し、前記主
電極を支持する柱電極及び前記主電極の下部に形成さ
れ、前記柱電極に電気的に接続され、その中央部を前記
柱電極が通過する水平の羽根形状を有する補助電極から
構成される第１電極と、前記第１電極を覆う誘電体膜
と、前記誘電体膜上に形成された第２電極から構成され
たキャパシタを含む半導体メモリ装置が提供される。
【００２６】前述した本発明の他の目的を達成するため
に、半導体基板上に食刻終点検出層を形成する段階と、
前記食刻終点検出層上に多数の谷部を有する平でない表
面を有し、各セル単位に限定され、周辺の食刻終点検出
層を露出する導電性構造物を形成する段階と、前記導電
性構造物及び前記食刻終点検出層の露出された部位上に
マスク物質を蒸着して均一な厚さを有するマスク物質層
を形成する段階と、前記食刻終点検出層を用いて食刻終
点を検出して前記マスク物質層をエッチバックして前記
谷部に前記マスク物質から構成され、均一な厚さを有す
る食刻マスクを形成する段階と、前記食刻マスクを用い
て前記導電性構造物を部分的に食刻してマイクロトレン
チ及び／またはマイクロピラーが内部に形成されたキャ
パシタの主電極を形成する段階を含む半導体メモリ装置
の製造方法が提供される。好適には、前記導電性構造物
はその上部のエッジ部分に丘を有する。
に、半導体基板上に食刻終点検出層を形成する段階と、
前記食刻終点検出層上に多数の谷部を有する平でない表
面を有し、各セル単位に限定され、周辺の食刻終点検出
層を露出する導電性構造物を形成する段階と、前記導電
性構造物及び前記食刻終点検出層の露出された部位上に
マスク物質を蒸着して均一な厚さを有するマスク物質層
を形成する段階と、前記食刻終点検出層を用いて食刻終
点を検出して前記マスク物質層をエッチバックして前記
谷部に前記マスク物質から構成され、均一な厚さを有す
る食刻マスクを形成する段階と、前記食刻マスクを用い
て前記導電性構造物を部分的に食刻してマイクロトレン
チ及び／またはマイクロピラーが内部に形成されたキャ
パシタの主電極を形成する段階を含む半導体メモリ装置
の製造方法が提供される。好適には、前記導電性構造物
はその上部のエッジ部分に丘を有する。
【００２７】また、好適には、前記食刻終点検出層を形
成する段階の前に前記半導体基板上に第１スペーサ層を
形成し、前記導電性構造物を形成する段階の前に前記食
刻終点検出層上に第２スペーサ層を形成する。前記食刻
終点検出層は導電性物質から構成されうる。前記食刻終
点検出層及び前記導電性構造物は同一の導電性物質を用
いて形成することにより、前記導電性構造物をエッチン
グする間に前記食刻終点検出層は各セル単位に限定され
前記主電極の下部にフィン構造の補助電極を形成する。
成する段階の前に前記半導体基板上に第１スペーサ層を
形成し、前記導電性構造物を形成する段階の前に前記食
刻終点検出層上に第２スペーサ層を形成する。前記食刻
終点検出層は導電性物質から構成されうる。前記食刻終
点検出層及び前記導電性構造物は同一の導電性物質を用
いて形成することにより、前記導電性構造物をエッチン
グする間に前記食刻終点検出層は各セル単位に限定され
前記主電極の下部にフィン構造の補助電極を形成する。
【００２８】ところが、前記食刻終点検出層は前記第２
スペーサ層及びマスク物質層を構成する物質とは異なる
食刻率を有する限り、絶縁物質から構成されても構わな
い。また、本発明は、半導体基板上に導電性構造物を形
成する段階と、前記導電性構造物を覆うＨＳＧポリシリ
コン層を形成する段階と、前記ＨＳＧポリシリコン層を
エッチバックして前記導電性構造物の側面にＨＳＧポリ
シリコンパターンを残す段階を含む半導体メモリ装置の
製造方法を提供する。
スペーサ層及びマスク物質層を構成する物質とは異なる
食刻率を有する限り、絶縁物質から構成されても構わな
い。また、本発明は、半導体基板上に導電性構造物を形
成する段階と、前記導電性構造物を覆うＨＳＧポリシリ
コン層を形成する段階と、前記ＨＳＧポリシリコン層を
エッチバックして前記導電性構造物の側面にＨＳＧポリ
シリコンパターンを残す段階を含む半導体メモリ装置の
製造方法を提供する。
【００２９】本発明の他の態様によれば、半導体基板上
に第１導電層及び第１物質層を順次に形成する段階と、
前記第１物質層をパタニングして各セル単位に限定され
た第１物質のパターンを形成する段階と、前記第１物質
層パターンをエッチングマスクとして用いて前記第１導
電層を部分的に食刻してグルーブを有する第１導電層パ
ターンを形成する段階と、前記グルーブの側壁にスペー
サを形成する段階と、前記スペーサ及び前記第１物質層
パターンを食刻マスクとして用いて前記第１導電層パタ
ーンを食刻して各セル単位に限定され、その上部エッジ
部に丘の形成された第１導電性パターンを形成する段階
を含む半導体メモリ装置の製造方法が提供される。前記
第１導電性パターンは多数の谷部を有する平でない表面
を有する方が好適である。前記導電性パターンを形成し
た後、前記スペーサ及び前記第１物質層パターンを取り
除き、結果物の全面にマスク物質を蒸着してマスク物質
層を形成する。前記マスク物質層をエッチバックして前
記谷部に前記マスク物質から構成された食刻マスクを形
成した後、前記食刻マスクを用いて前記第１導電性パタ
−ンを部分的に食刻してマイクロトレンチ及び／または
マイクロピラーが内部に形成されたキャパシタの主電極
を形成する。
に第１導電層及び第１物質層を順次に形成する段階と、
前記第１物質層をパタニングして各セル単位に限定され
た第１物質のパターンを形成する段階と、前記第１物質
層パターンをエッチングマスクとして用いて前記第１導
電層を部分的に食刻してグルーブを有する第１導電層パ
ターンを形成する段階と、前記グルーブの側壁にスペー
サを形成する段階と、前記スペーサ及び前記第１物質層
パターンを食刻マスクとして用いて前記第１導電層パタ
ーンを食刻して各セル単位に限定され、その上部エッジ
部に丘の形成された第１導電性パターンを形成する段階
を含む半導体メモリ装置の製造方法が提供される。前記
第１導電性パターンは多数の谷部を有する平でない表面
を有する方が好適である。前記導電性パターンを形成し
た後、前記スペーサ及び前記第１物質層パターンを取り
除き、結果物の全面にマスク物質を蒸着してマスク物質
層を形成する。前記マスク物質層をエッチバックして前
記谷部に前記マスク物質から構成された食刻マスクを形
成した後、前記食刻マスクを用いて前記第１導電性パタ
−ンを部分的に食刻してマイクロトレンチ及び／または
マイクロピラーが内部に形成されたキャパシタの主電極
を形成する。
【００３０】
【作用】本発明によれば、導電性構造物の側壁にＨＳＧ
ポリシリコンパターンを提供したり、フィン構造の補助
電極を提供することにより、キャパシタのストレージ電
極の表面積を増加させる。また、食刻終点検出層を使用
することによりマイクロトレンチ及び／またはマイクロ
ピラーを形成するための均一な厚さを有する食刻マスク
を形成し得る。従って、一定した形状のストレージ電極
を形成しうるので均一なセルキャパシタンスが達成でき
る。
ポリシリコンパターンを提供したり、フィン構造の補助
電極を提供することにより、キャパシタのストレージ電
極の表面積を増加させる。また、食刻終点検出層を使用
することによりマイクロトレンチ及び／またはマイクロ
ピラーを形成するための均一な厚さを有する食刻マスク
を形成し得る。従って、一定した形状のストレージ電極
を形成しうるので均一なセルキャパシタンスが達成でき
る。
【００３１】
【実施例】以下、添付した図面に基づき本発明をより具
体的に説明する。第１実施例 図１０〜図１６は本発明による半導体メモリ装置の製造
方法の第１実施例を説明するために図示した断面図であ
る。
体的に説明する。第１実施例 図１０〜図１６は本発明による半導体メモリ装置の製造
方法の第１実施例を説明するために図示した断面図であ
る。
【００３２】本実施例は、Chinなどの特許出願に開示さ
れた定時間食刻法に伴うセルキャパシタンスの不均一問
題を解決するために食刻終点検出層を用いてキャパシタ
を製造する方法を示す。図１０は食刻阻止層５６、第１
スペーサ層５８、食刻終点検出層６０、第２スペーサ層
６２、第１導電層６４及び第１物質層６６を形成する段
階を示す。
れた定時間食刻法に伴うセルキャパシタンスの不均一問
題を解決するために食刻終点検出層を用いてキャパシタ
を製造する方法を示す。図１０は食刻阻止層５６、第１
スペーサ層５８、食刻終点検出層６０、第２スペーサ層
６２、第１導電層６４及び第１物質層６６を形成する段
階を示す。
【００３３】具体的には、半導体基板４０を活性領域及
び非活性領域に限定するために半導体基板４０上にフィ
ールド酸化膜４２を形成し、各活性領域にソース領域４
４、ドレイン領域４６及びゲート電極４８を備えたトラ
ンジスタを形成する。トランジスタの前記ドレイン領域
４６と接触するビットライン５０を形成した後、全面に
トランジスタを他の導電層（以後の工程により形成され
る）から絶縁させるための絶縁層５２を形成し、ＢＰＳ
Ｇのようなリフロー特性のある絶縁物質層を形成した
後、熱処理によりリフローさせ平坦化して平坦な表面を
有する平坦化層５４を形成する。その後、所定の食刻工
程に対して前記平坦化層５４を構成する物質とその食刻
率の異なる物質（Ａ物質の食刻率を１とした時、Ｂ物質
の食刻率は約４以上）、例えばシリコンナイトライドの
ような物質を約３００Å〜５００Å程度の厚さに塗布し
て食刻阻止層５６を形成し、所定の食刻工程に対して前
記食刻阻止層５６を構成する物質とその食刻率の異なる
物質、例えば高温酸化物ＨＴＯのような絶縁物を約５０
０Å〜１，０００Å程度の厚さに塗布して第１スペーサ
層５８を形成する。その後、所定の食刻工程に対して前
記第１スペーサ層５８の構成物質とその食刻率の異なる
物質、例えばシリコンナイトライド絶縁物や、不純物の
ドーピングされたポリシリコンのような導電性物質（好
適には、不純物のドーピングされたポリシリコン）を約
５００Å〜１，０００Å程度の厚さに塗布して食刻終点
検出層６０を形成する。
び非活性領域に限定するために半導体基板４０上にフィ
ールド酸化膜４２を形成し、各活性領域にソース領域４
４、ドレイン領域４６及びゲート電極４８を備えたトラ
ンジスタを形成する。トランジスタの前記ドレイン領域
４６と接触するビットライン５０を形成した後、全面に
トランジスタを他の導電層（以後の工程により形成され
る）から絶縁させるための絶縁層５２を形成し、ＢＰＳ
Ｇのようなリフロー特性のある絶縁物質層を形成した
後、熱処理によりリフローさせ平坦化して平坦な表面を
有する平坦化層５４を形成する。その後、所定の食刻工
程に対して前記平坦化層５４を構成する物質とその食刻
率の異なる物質（Ａ物質の食刻率を１とした時、Ｂ物質
の食刻率は約４以上）、例えばシリコンナイトライドの
ような物質を約３００Å〜５００Å程度の厚さに塗布し
て食刻阻止層５６を形成し、所定の食刻工程に対して前
記食刻阻止層５６を構成する物質とその食刻率の異なる
物質、例えば高温酸化物ＨＴＯのような絶縁物を約５０
０Å〜１，０００Å程度の厚さに塗布して第１スペーサ
層５８を形成する。その後、所定の食刻工程に対して前
記第１スペーサ層５８の構成物質とその食刻率の異なる
物質、例えばシリコンナイトライド絶縁物や、不純物の
ドーピングされたポリシリコンのような導電性物質（好
適には、不純物のドーピングされたポリシリコン）を約
５００Å〜１，０００Å程度の厚さに塗布して食刻終点
検出層６０を形成する。
【００３４】次いで、所定の食刻工程に対して前記食刻
終点検出層６０を構成する物質とその食刻率の異なる物
質、例えば高温酸化物のような絶縁物を約５００Å〜
１，０００Åの厚さに塗布して第２スペーサ層６２を形
成し、前記ソース領域４４上に積層されている物質を部
分的に取り除きストレージ電極をソース領域に接触する
ためのコンタクトホールを形成する。
終点検出層６０を構成する物質とその食刻率の異なる物
質、例えば高温酸化物のような絶縁物を約５００Å〜
１，０００Åの厚さに塗布して第２スペーサ層６２を形
成し、前記ソース領域４４上に積層されている物質を部
分的に取り除きストレージ電極をソース領域に接触する
ためのコンタクトホールを形成する。
【００３５】その後、結果物の全面に、例えばポリシリ
コンのような導電性物質を、ヘリウムで希釈したシラン
ガス２０％−ＳｉＨ4 を用いて１バー圧力で、５５０℃
でＬＰＣＶＤ法により蒸着して約２，０００Å〜５，０
００Å程度の厚さに蒸着し、約１００Å〜２，５００Å
程度の厚さにＨＳＧを有するポリシリコン層を形成した
後、ひ素（Ａｓ）イオンを３Ｅ１５イオン／ｃｍ2 のド
ーズ量、４０ＫｅＶ〜１００ＫｅＶのイオン注入エネル
ギーでドープしてその表面が平でない第１導電層６４を
形成する。他の方法としては、まず通常の方法により約
２，０００Å厚さのポリシリコン層を形成した後、前記
ポリシリコン層上に１，５００Å厚さのＨＳＧを有する
ポリシリコン層を蒸着した後、不純物をドーピングして
形成しうる。さらに他の方法としては、前記不純物を前
記ポリシリコンのソース中に含め、不純物のドーピング
されたシリコン自体を蒸着して前記第１導電層６４を形
成しうる。また、前記第１導電層６４は前述した従来の
方法によっても形成しうる。
コンのような導電性物質を、ヘリウムで希釈したシラン
ガス２０％−ＳｉＨ4 を用いて１バー圧力で、５５０℃
でＬＰＣＶＤ法により蒸着して約２，０００Å〜５，０
００Å程度の厚さに蒸着し、約１００Å〜２，５００Å
程度の厚さにＨＳＧを有するポリシリコン層を形成した
後、ひ素（Ａｓ）イオンを３Ｅ１５イオン／ｃｍ2 のド
ーズ量、４０ＫｅＶ〜１００ＫｅＶのイオン注入エネル
ギーでドープしてその表面が平でない第１導電層６４を
形成する。他の方法としては、まず通常の方法により約
２，０００Å厚さのポリシリコン層を形成した後、前記
ポリシリコン層上に１，５００Å厚さのＨＳＧを有する
ポリシリコン層を蒸着した後、不純物をドーピングして
形成しうる。さらに他の方法としては、前記不純物を前
記ポリシリコンのソース中に含め、不純物のドーピング
されたシリコン自体を蒸着して前記第１導電層６４を形
成しうる。また、前記第１導電層６４は前述した従来の
方法によっても形成しうる。
【００３６】ここで、半球状の粒子を有するポリシリコ
ン層を形成する場合、粒子の大きさ（直径）は７００Å
〜１，５００Åのものが好適である。次いで、収得した
第１導電層６４の全面に所定の食刻工程に対して前記第
１導電層６４を構成する物質とその食刻率の異なる物
質、例えば高温酸化物ＨＴＯのような絶縁物を約５００
Å程度の厚さに塗布して第１物質層６６を形成する。
ン層を形成する場合、粒子の大きさ（直径）は７００Å
〜１，５００Åのものが好適である。次いで、収得した
第１導電層６４の全面に所定の食刻工程に対して前記第
１導電層６４を構成する物質とその食刻率の異なる物
質、例えば高温酸化物ＨＴＯのような絶縁物を約５００
Å程度の厚さに塗布して第１物質層６６を形成する。
【００３７】図１１は第１の第１導電性パターン６４ａ
及び丘の形成のための第１物質層パターン６６ａを形成
する段階を示す。前記第１物質層６６上に、通常の方法
に従って各セル単位に限定される形にフォトレジストパ
ターン７０を形成し、前記フォトレジストパターン７０
を食刻マスクとして用いて、第２スペーサ層６２の表面
が露出される時まで異方性食刻を行って第１物質層６６
及び第１導電層６４を順次に食刻して第１の第１物質層
パターン（図示せず）及び第１の第１導電性パターン６
４ａを形成する。この際、第１導電層６４は各セル単位
に限定される第１の第１導電性パタ−ン６４ａになる。
次いで、ＢＯＥまたは１００：１に希釈されたＨＦ溶液
のような酸化物食刻溶液を用いて前記で食刻されフォト
レジストパターンと同様の大きさの第１の第１物質層パ
ターンを部分的にさらに食刻することにより、第１の第
１導電性パターン６４ａより小さい大きさを有する丘形
成のための第２の第１物質層パターン６６ａを形成す
る。この際、第２スペーサ層６２も部分的に除去される
が、問題はない。
及び丘の形成のための第１物質層パターン６６ａを形成
する段階を示す。前記第１物質層６６上に、通常の方法
に従って各セル単位に限定される形にフォトレジストパ
ターン７０を形成し、前記フォトレジストパターン７０
を食刻マスクとして用いて、第２スペーサ層６２の表面
が露出される時まで異方性食刻を行って第１物質層６６
及び第１導電層６４を順次に食刻して第１の第１物質層
パターン（図示せず）及び第１の第１導電性パターン６
４ａを形成する。この際、第１導電層６４は各セル単位
に限定される第１の第１導電性パタ−ン６４ａになる。
次いで、ＢＯＥまたは１００：１に希釈されたＨＦ溶液
のような酸化物食刻溶液を用いて前記で食刻されフォト
レジストパターンと同様の大きさの第１の第１物質層パ
ターンを部分的にさらに食刻することにより、第１の第
１導電性パターン６４ａより小さい大きさを有する丘形
成のための第２の第１物質層パターン６６ａを形成す
る。この際、第２スペーサ層６２も部分的に除去される
が、問題はない。
【００３８】図１２は導電性構造物である第２の第１導
電性パターン６４ｂを形成する段階を示す。前記図１１
の段階後、フォトレジストパターン７０を取り除き、第
２の第１物質層パターン６６ａを食刻マスクとして第１
の第１導電性パターン６４ａを約５００Å程度の深さで
食刻してその上部の縁部に丘Ｈが形成され、多数の谷部
を有し各セル単位に限定された第２の第１導電性パター
ン６４ｂを形成する。次いで、第２の第１物質層パター
ン６６ａを取り除く。この際、第２スペーサ層６２の露
出された部位が取り除かれ第２の第１導電性パターン６
４ｂの周囲の食刻終点検出層６０の一部が露出される。
参照番号６２ａは第２スペーサ層６２の露出された部分
が部分的に取り除かれ、前記第２の第１導電層パターン
６４ｂの下部に残留する第２スペーサ層の物質を示す。
このように丘Ｈを形成し、マイクロトレンチの形成のた
めのエッチングマスクの形成時、前記丘上にシリンダ側
壁を形成するためのエッチングマスクを形成する。
電性パターン６４ｂを形成する段階を示す。前記図１１
の段階後、フォトレジストパターン７０を取り除き、第
２の第１物質層パターン６６ａを食刻マスクとして第１
の第１導電性パターン６４ａを約５００Å程度の深さで
食刻してその上部の縁部に丘Ｈが形成され、多数の谷部
を有し各セル単位に限定された第２の第１導電性パター
ン６４ｂを形成する。次いで、第２の第１物質層パター
ン６６ａを取り除く。この際、第２スペーサ層６２の露
出された部位が取り除かれ第２の第１導電性パターン６
４ｂの周囲の食刻終点検出層６０の一部が露出される。
参照番号６２ａは第２スペーサ層６２の露出された部分
が部分的に取り除かれ、前記第２の第１導電層パターン
６４ｂの下部に残留する第２スペーサ層の物質を示す。
このように丘Ｈを形成し、マイクロトレンチの形成のた
めのエッチングマスクの形成時、前記丘上にシリンダ側
壁を形成するためのエッチングマスクを形成する。
【００３９】図１３はマスク層７２を形成する段階を示
す。前記第２の第１導電性パターン６４ｂの形成されて
いる結果物の全面に所定の食刻工程に対して前記第１導
電層６４を構成する物質とその食刻率が異なる物質、例
えば高温酸化物のような絶縁物を約５００Å〜１、００
０Å程度の厚さに塗布してマスク層７２を形成する。こ
こで、第２の第１導電性パターン６４ｂ上に形成された
マスク層７２の厚さと食刻終点検出層６０の上に形成さ
れたマスク層７２の厚さは同一である。
す。前記第２の第１導電性パターン６４ｂの形成されて
いる結果物の全面に所定の食刻工程に対して前記第１導
電層６４を構成する物質とその食刻率が異なる物質、例
えば高温酸化物のような絶縁物を約５００Å〜１、００
０Å程度の厚さに塗布してマスク層７２を形成する。こ
こで、第２の第１導電性パターン６４ｂ上に形成された
マスク層７２の厚さと食刻終点検出層６０の上に形成さ
れたマスク層７２の厚さは同一である。
【００４０】図１４は食刻マスク７２ａを形成する段階
を示す。前記マスク層７２を食刻対象物とし、食刻終点
検出層６０の表面を検出しながらエッチバック工程を行
ってマイクロトレンチの形成のための食刻マスク７２ａ
を形成する。この際、前記丘Ｈの上にはシリンダの側壁
の形成のための第１スペーサ７２ｂが形成され、前記第
２の第１導電性パターン６４ｂの側壁上にはマスク層７
２を構成する物質から構成された第２スペーサ７２ｃが
形成される。
を示す。前記マスク層７２を食刻対象物とし、食刻終点
検出層６０の表面を検出しながらエッチバック工程を行
ってマイクロトレンチの形成のための食刻マスク７２ａ
を形成する。この際、前記丘Ｈの上にはシリンダの側壁
の形成のための第１スペーサ７２ｂが形成され、前記第
２の第１導電性パターン６４ｂの側壁上にはマスク層７
２を構成する物質から構成された第２スペーサ７２ｃが
形成される。
【００４１】ここで、前記食刻マスク７２ａ形成後、第
２の第１導電性パターン６４ｂの露出表面積は、食刻終
点検出層６０の上に形成されるマスク層７２を用いて均
一に調整できる。即ち、前記第２の第１導電性パターン
６４ｂ及び前記食刻終点検出層６０の上のマスク層７２
の厚さを均一に調整することにより、前記マスク層７２
をエッチングした後、前記第２の第１導電性パターン６
４ｂの上の谷部に形成されるマイクロトレンチを形成す
るための食刻マスク７２ａの厚さを均一に調整できる。
２の第１導電性パターン６４ｂの露出表面積は、食刻終
点検出層６０の上に形成されるマスク層７２を用いて均
一に調整できる。即ち、前記第２の第１導電性パターン
６４ｂ及び前記食刻終点検出層６０の上のマスク層７２
の厚さを均一に調整することにより、前記マスク層７２
をエッチングした後、前記第２の第１導電性パターン６
４ｂの上の谷部に形成されるマイクロトレンチを形成す
るための食刻マスク７２ａの厚さを均一に調整できる。
【００４２】図１５は主電極６４ｃを形成する段階を示
す。前記マスク層７２から形成されたの食刻マスク７２
ａ、第１及び第２スペーサ７２ｂ及び７２ｃを用いて、
第２の第１導電性パターン６４ｂを食刻対象物とした異
方性食刻を行って、その内部にはマイクロトレンチ及び
／またはピラーが形成され、その外部にはシリンダ状側
壁（外郭壁）が形成されている主電極６４ｃを形成す
る。
す。前記マスク層７２から形成されたの食刻マスク７２
ａ、第１及び第２スペーサ７２ｂ及び７２ｃを用いて、
第２の第１導電性パターン６４ｂを食刻対象物とした異
方性食刻を行って、その内部にはマイクロトレンチ及び
／またはピラーが形成され、その外部にはシリンダ状側
壁（外郭壁）が形成されている主電極６４ｃを形成す
る。
【００４３】この際、食刻終点検出層６０が第１導電層
のようにポリシリコンから構成された場合、ストレージ
電極９０の形成のための前記異方性食刻の途中に、前記
付近の第２スペーサ７２ｃ間の露出された前記食刻終点
検出層６０の一部も共に取り除かれ、各セル単位に限定
され主電極６４ｃの下部に位置し、柱電極６４’と電気
的に接続されている羽根形状の補助電極６０ａを構成す
る。これは全体ストレージ電極の表面積を増加させてキ
ャパシタンスを増加せしめる。従って、前記食刻終点検
出層６０を導電性物質を用いて形成するのが望ましい。
のようにポリシリコンから構成された場合、ストレージ
電極９０の形成のための前記異方性食刻の途中に、前記
付近の第２スペーサ７２ｃ間の露出された前記食刻終点
検出層６０の一部も共に取り除かれ、各セル単位に限定
され主電極６４ｃの下部に位置し、柱電極６４’と電気
的に接続されている羽根形状の補助電極６０ａを構成す
る。これは全体ストレージ電極の表面積を増加させてキ
ャパシタンスを増加せしめる。従って、前記食刻終点検
出層６０を導電性物質を用いて形成するのが望ましい。
【００４４】この段階は、内部に形成された多数のマイ
クロトレンチＭＴ及び／またはマイクロピラーＭＰ及び
前記マイクロトレンチ及び／またはマイクロピラーを取
り囲む外郭壁から構成された主電極６４ｃ、前記主電極
６４ｃをトランジスタのソース領域４４に電気的に接続
する柱電極６４’と前記主電極６４ｃの下部に形成さ
れ、柱電極６４’に電気的に接続され、水平の羽根形状
を有する補助電極６０ａとから構成されたストレージ電
極を完成する。柱電極６４’は補助電極６０ａの中央部
を通過する。補助電極６０ａは第２スペーサ７２ｃをエ
ッチングマスクとして用いて食刻終点検出層６０をエッ
チングして形成するので主電極６４ｃより広い。
クロトレンチＭＴ及び／またはマイクロピラーＭＰ及び
前記マイクロトレンチ及び／またはマイクロピラーを取
り囲む外郭壁から構成された主電極６４ｃ、前記主電極
６４ｃをトランジスタのソース領域４４に電気的に接続
する柱電極６４’と前記主電極６４ｃの下部に形成さ
れ、柱電極６４’に電気的に接続され、水平の羽根形状
を有する補助電極６０ａとから構成されたストレージ電
極を完成する。柱電極６４’は補助電極６０ａの中央部
を通過する。補助電極６０ａは第２スペーサ７２ｃをエ
ッチングマスクとして用いて食刻終点検出層６０をエッ
チングして形成するので主電極６４ｃより広い。
【００４５】マイクロトレンチ及び／またはマイクロピ
ラーを取り囲む外郭壁は丘Ｈの上に形成された第１スペ
ーサ７２ｂの下に形成されるので、外郭壁の最上部はマ
イクロピラーの最上部より低い。図１６は誘電体膜９２
及びプレート電極９４を形成する段階を示す。前記図１
５の段階後、食刻マスク７２ａ、第１スペーサ７２ｂ及
び第２スペーサ７２ｃを取り除く。この際、食刻阻止層
５６の上に形成されている第１スペーサ層５８も共に取
り除かれる。次いで、ストレージ電極９０の全面に誘電
物質を塗布して誘電体膜９２を形成し、不純物のドープ
されたポリシリコンのような導電物質を結果物の全面に
蒸着して第２導電層を形成し、これをパタニングしてプ
レート電極９４を形成して本発明のキャパシタを完成す
る。この際、誘電体膜９２を以てはＯＮＯ膜のような多
層膜を形成し、ピンホールの発生を防止する方が好適で
ある。
ラーを取り囲む外郭壁は丘Ｈの上に形成された第１スペ
ーサ７２ｂの下に形成されるので、外郭壁の最上部はマ
イクロピラーの最上部より低い。図１６は誘電体膜９２
及びプレート電極９４を形成する段階を示す。前記図１
５の段階後、食刻マスク７２ａ、第１スペーサ７２ｂ及
び第２スペーサ７２ｃを取り除く。この際、食刻阻止層
５６の上に形成されている第１スペーサ層５８も共に取
り除かれる。次いで、ストレージ電極９０の全面に誘電
物質を塗布して誘電体膜９２を形成し、不純物のドープ
されたポリシリコンのような導電物質を結果物の全面に
蒸着して第２導電層を形成し、これをパタニングしてプ
レート電極９４を形成して本発明のキャパシタを完成す
る。この際、誘電体膜９２を以てはＯＮＯ膜のような多
層膜を形成し、ピンホールの発生を防止する方が好適で
ある。
【００４６】本実施例において、第１スペーサ層５８の
上に別途に食刻終点検出層６０を形成した後工程を進め
たが、食刻終点検出層６０を形成せず、平坦化層５４の
上に形成されている前記食刻阻止層５６を食刻終点検出
層として用いることもできる。第２実施例 図１７〜図２２は本発明による半導体メモリ装置の製造
方法の第２実施例を説明するための断面図である。
上に別途に食刻終点検出層６０を形成した後工程を進め
たが、食刻終点検出層６０を形成せず、平坦化層５４の
上に形成されている前記食刻阻止層５６を食刻終点検出
層として用いることもできる。第２実施例 図１７〜図２２は本発明による半導体メモリ装置の製造
方法の第２実施例を説明するための断面図である。
【００４７】本実施例は、前記第１実施例において主電
極の外郭壁の外面上に微細な半球状の粒子を有するＨＳ
Ｇポリシリコンパターンを形成してセルキャパシタンス
を増加させる方法を示す。図１７は第１の第１導電性パ
ターン６４ａ及び丘の形成のための第１物質層パターン
６６ａを形成する段階を示す。
極の外郭壁の外面上に微細な半球状の粒子を有するＨＳ
Ｇポリシリコンパターンを形成してセルキャパシタンス
を増加させる方法を示す。図１７は第１の第１導電性パ
ターン６４ａ及び丘の形成のための第１物質層パターン
６６ａを形成する段階を示す。
【００４８】具体的には、第１実施例においてと同様、
半導体基板４０を活性領域及び分離領域に限定するため
に半導体基板４０の上にフィールド酸化膜４２を形成
し、前記各活性領域にソース領域４４、ドレイン領域４
６及びゲート電極４８を備えたトランジスタを形成す
る。次いで、結果物の全面にゲート電極を絶縁させるた
めの絶縁層５３を形成し、ＢＰＳＧのようなリフロー特
性のある絶縁物質層を形成した後、熱処理によりリフロ
ーし平坦化して平坦な表面を有する平坦化層５４を形成
する。次いで、実施例１においてと同様な方法で、シリ
コンナイトライドを約３００Å〜５００Å程度の厚さに
塗布して食刻阻止層５６を形成し、高温酸化物ＨＴＯを
約５００Å〜１，０００Å程度の厚さに塗布して第１ス
ペーサ層５８を形成し、不純物のドーピングされたポリ
シリコンを約５００Å〜１，０００Å程度の厚さに塗布
して食刻終点検出層６０を形成する。その後、高温酸化
物のような絶縁物を約５００Å〜１，０００Åの厚さに
塗布して第２スペーサ層６２を形成し、前記ソース領域
４４の上に積層されている物質を部分的に取り除いてス
トレージ電極をソース領域に接触させるためのコンタク
トホールを形成した後、結果物の全面にポリシリコンを
約２，０００Å〜５，０００Å程度の厚さに蒸着して不
純物をドーピングして、多数の谷部を有する平でない表
面を有する第１導電層（図示せず）を形成する。
半導体基板４０を活性領域及び分離領域に限定するため
に半導体基板４０の上にフィールド酸化膜４２を形成
し、前記各活性領域にソース領域４４、ドレイン領域４
６及びゲート電極４８を備えたトランジスタを形成す
る。次いで、結果物の全面にゲート電極を絶縁させるた
めの絶縁層５３を形成し、ＢＰＳＧのようなリフロー特
性のある絶縁物質層を形成した後、熱処理によりリフロ
ーし平坦化して平坦な表面を有する平坦化層５４を形成
する。次いで、実施例１においてと同様な方法で、シリ
コンナイトライドを約３００Å〜５００Å程度の厚さに
塗布して食刻阻止層５６を形成し、高温酸化物ＨＴＯを
約５００Å〜１，０００Å程度の厚さに塗布して第１ス
ペーサ層５８を形成し、不純物のドーピングされたポリ
シリコンを約５００Å〜１，０００Å程度の厚さに塗布
して食刻終点検出層６０を形成する。その後、高温酸化
物のような絶縁物を約５００Å〜１，０００Åの厚さに
塗布して第２スペーサ層６２を形成し、前記ソース領域
４４の上に積層されている物質を部分的に取り除いてス
トレージ電極をソース領域に接触させるためのコンタク
トホールを形成した後、結果物の全面にポリシリコンを
約２，０００Å〜５，０００Å程度の厚さに蒸着して不
純物をドーピングして、多数の谷部を有する平でない表
面を有する第１導電層（図示せず）を形成する。
【００４９】次いで、収得した第１導電層の高温酸化物
のような絶縁物を約５００Å程度の厚さに塗布して第１
物質層（図示せず）を形成した後、前記第１物質層上に
通常の方法に従って各セル単位に隔離される形にフォト
レジストパターン７０を形成し、前記フォトレジストパ
ターン７０を食刻マスクとして用いて第２スペーサ層６
２の表面を食刻終了点として、異方性食刻を行って第１
物質層及び第１導電層を順次に食刻して各セル単位に隔
離される第１の第１物質層（図示せず）及び第１の第１
導電性パターン６４ａを形成する。その後、ＢＯＥまた
は１００：１に希釈されたＨＦ溶液のような酸化物食刻
溶液を用いてフォトレジストパターン７０と同一の大き
さの第１の第１物質層パターンを部分的にさらに側壁食
刻することにより、丘形成のための第２の第１物質層パ
ターン６６ａを形成する。ここで、第１実施例で説明し
なかったが、前記第１物質層は第２スペーサ層６２と同
一の物質から構成されたので、前記第２の第１物質層パ
ターン６６ａの形成のための食刻の途中に、前記第１の
第１導電性パターン６４ａ間の露出された第２スペーサ
層６２の表面の一部も共に取り除かれる。
のような絶縁物を約５００Å程度の厚さに塗布して第１
物質層（図示せず）を形成した後、前記第１物質層上に
通常の方法に従って各セル単位に隔離される形にフォト
レジストパターン７０を形成し、前記フォトレジストパ
ターン７０を食刻マスクとして用いて第２スペーサ層６
２の表面を食刻終了点として、異方性食刻を行って第１
物質層及び第１導電層を順次に食刻して各セル単位に隔
離される第１の第１物質層（図示せず）及び第１の第１
導電性パターン６４ａを形成する。その後、ＢＯＥまた
は１００：１に希釈されたＨＦ溶液のような酸化物食刻
溶液を用いてフォトレジストパターン７０と同一の大き
さの第１の第１物質層パターンを部分的にさらに側壁食
刻することにより、丘形成のための第２の第１物質層パ
ターン６６ａを形成する。ここで、第１実施例で説明し
なかったが、前記第１物質層は第２スペーサ層６２と同
一の物質から構成されたので、前記第２の第１物質層パ
ターン６６ａの形成のための食刻の途中に、前記第１の
第１導電性パターン６４ａ間の露出された第２スペーサ
層６２の表面の一部も共に取り除かれる。
【００５０】図１８は導電性構造物の第２の第１導電性
パターン６４ｂ及び微細な半球状の粒子から構成された
ＨＳＧポリシリコン層７６を形成する段階を示す。前記
図１７の段階後、実施例１においてのように、フォトレ
ジストパターン７０を取り除き、第１物質層パターン６
６ａを食刻マスクとして第１の第１導電性パターン６４
ａを約５００Å程度の深さに食刻してその上部エッジ部
に丘Ｈが形成され、多数の谷部を有する平でない表面を
有し各セル単位に限定された第２の第１導電性パターン
６４ｂを形成する。その後、結果物の全面に、前記第１
導電層形成時と同一の方法で、約１００Å〜５００Åの
大きさを有する前記第１導電層の粒子より小さい微細な
半球状の粒子を有するポリシリコン層７６（以下、”微
細なＨＳＧポリシリコン層”とする）を形成してから不
純物を注入する。
パターン６４ｂ及び微細な半球状の粒子から構成された
ＨＳＧポリシリコン層７６を形成する段階を示す。前記
図１７の段階後、実施例１においてのように、フォトレ
ジストパターン７０を取り除き、第１物質層パターン６
６ａを食刻マスクとして第１の第１導電性パターン６４
ａを約５００Å程度の深さに食刻してその上部エッジ部
に丘Ｈが形成され、多数の谷部を有する平でない表面を
有し各セル単位に限定された第２の第１導電性パターン
６４ｂを形成する。その後、結果物の全面に、前記第１
導電層形成時と同一の方法で、約１００Å〜５００Åの
大きさを有する前記第１導電層の粒子より小さい微細な
半球状の粒子を有するポリシリコン層７６（以下、”微
細なＨＳＧポリシリコン層”とする）を形成してから不
純物を注入する。
【００５１】図１９は前記微細なＨＳＧポリシリコン層
７６をエッチバックする段階を示す。前記微細なＨＳＧ
ポリシリコン層７６をエッチバックして第２の第１導電
性パターン６４ｂの側壁にのみ微細な半球状の粒子を残
す。次いで、前記第２の第１物質層パターン６６ａを取
り除く。この際、第２スペーサ層６２の露出された表面
部分が部分的にさらに取り除かれ、側壁に微細な半球状
の粒子の形成された付近の第２の第１導電性パターン６
４ｂ間の食刻終点検出層６０が露出され、前記第２の第
１導電性パターン６４ｂの下部に第１スペーサ層６２の
残留物６２ａが形成される。参照符号７６ａは第２の第
１導電性パターン６４ｂの側壁に形成された微細なＨＳ
Ｇポリシリコンパターンを示す。
７６をエッチバックする段階を示す。前記微細なＨＳＧ
ポリシリコン層７６をエッチバックして第２の第１導電
性パターン６４ｂの側壁にのみ微細な半球状の粒子を残
す。次いで、前記第２の第１物質層パターン６６ａを取
り除く。この際、第２スペーサ層６２の露出された表面
部分が部分的にさらに取り除かれ、側壁に微細な半球状
の粒子の形成された付近の第２の第１導電性パターン６
４ｂ間の食刻終点検出層６０が露出され、前記第２の第
１導電性パターン６４ｂの下部に第１スペーサ層６２の
残留物６２ａが形成される。参照符号７６ａは第２の第
１導電性パターン６４ｂの側壁に形成された微細なＨＳ
Ｇポリシリコンパターンを示す。
【００５２】図２０は食刻マスク７２ａを形成する段階
を示す。実施例１と同様に、第２の第１導電性パターン
６４ｂが形成されている結果物の全面に高温酸化物のよ
うなマスク物質を約５００Å〜１，０００Å程度の厚さ
に塗布してマスク物質層を形成した後、前記マスク層を
食刻対象物とし、食刻終点検出層６０の表面を食刻終了
点としたエッチバック工程を施してマイクロトレンチ形
成のための食刻マスク７２ａを谷部に形成する。この
際、実施例１と同様に、前記丘Ｈの上にはシリンダ形外
郭壁を形成するための第１スペーサ７２ｂが形成され、
前記第２の第１導電性パターン６４ｂの側壁の上にはマ
スク層を構成する物質から構成された第２スペーサ７２
ｃが形成される。
を示す。実施例１と同様に、第２の第１導電性パターン
６４ｂが形成されている結果物の全面に高温酸化物のよ
うなマスク物質を約５００Å〜１，０００Å程度の厚さ
に塗布してマスク物質層を形成した後、前記マスク層を
食刻対象物とし、食刻終点検出層６０の表面を食刻終了
点としたエッチバック工程を施してマイクロトレンチ形
成のための食刻マスク７２ａを谷部に形成する。この
際、実施例１と同様に、前記丘Ｈの上にはシリンダ形外
郭壁を形成するための第１スペーサ７２ｂが形成され、
前記第２の第１導電性パターン６４ｂの側壁の上にはマ
スク層を構成する物質から構成された第２スペーサ７２
ｃが形成される。
【００５３】図２１はストレージ電極９０を形成する段
階を示す。前記マスク層７２から形成された食刻マスク
７２ａ、第１スペーサ７２ｂ及び第２スペーサ７２ｃを
用いて、第２の第１導電性パターン６４ｂを食刻対象物
とした異方性食刻を行って、その内部にはマイクロトレ
ンチ及び／またはピラーが形成され、前記マイクロトレ
ンチ及び／またはマイクロピラーを取り囲む外郭壁を有
する主電極６４ｃを形成する。実施例１と同様に、食刻
終点検出層６０がポリシリコンから構成されているの
で、主電極６４ｃの形成のための前記異方性食刻の途中
に、前記付近の第２スペーサ７２ｃ間の露出された前記
食刻終点検出層６０の一部も共に取り除かれ、各セル単
位に限定され主電極６４ｃの下部に位置され、前記主電
極６４ｃと電気的に接続されている羽根形状の補助電極
６０ａを構成する。次いで、食刻マスク７２ａ、第１ス
ペーサ７２ｂ及び第２スペーサ７２ｃを取り除く。この
際、食刻阻止層５６の上に形成されている第１スペーサ
層５８も共に取り除かれる。
階を示す。前記マスク層７２から形成された食刻マスク
７２ａ、第１スペーサ７２ｂ及び第２スペーサ７２ｃを
用いて、第２の第１導電性パターン６４ｂを食刻対象物
とした異方性食刻を行って、その内部にはマイクロトレ
ンチ及び／またはピラーが形成され、前記マイクロトレ
ンチ及び／またはマイクロピラーを取り囲む外郭壁を有
する主電極６４ｃを形成する。実施例１と同様に、食刻
終点検出層６０がポリシリコンから構成されているの
で、主電極６４ｃの形成のための前記異方性食刻の途中
に、前記付近の第２スペーサ７２ｃ間の露出された前記
食刻終点検出層６０の一部も共に取り除かれ、各セル単
位に限定され主電極６４ｃの下部に位置され、前記主電
極６４ｃと電気的に接続されている羽根形状の補助電極
６０ａを構成する。次いで、食刻マスク７２ａ、第１ス
ペーサ７２ｂ及び第２スペーサ７２ｃを取り除く。この
際、食刻阻止層５６の上に形成されている第１スペーサ
層５８も共に取り除かれる。
【００５４】この段階は、内部に形成された多数のマイ
クロトレンチＭＴ及び／またはマイクロピラーＭＰ及び
前記マイクロトレンチ及び／またはマイクロピラーを取
り囲む外郭壁から構成された主電極６４ｃ，前記外郭壁
の外面上に形成されたＨＳＧポリシリコンパターン、前
記主電極６４ｃをトランジスタのソース領域４４に電気
的に接続する柱電極６４’及び前記主電極６４ｃの下部
に形成され、柱電極６４’に電気的に接続され、水平の
羽根形状を有する補助電極から構成されたストレージ電
極を完成する。柱電極６４’は補助電極６０ａの中央部
を通過する。補助電極６０ａは第２スペーサ７２ｃをエ
ッチングマスクとして用いて食刻終点検出層６０をエッ
チングして形成するので主電極６４ｃより広い。
クロトレンチＭＴ及び／またはマイクロピラーＭＰ及び
前記マイクロトレンチ及び／またはマイクロピラーを取
り囲む外郭壁から構成された主電極６４ｃ，前記外郭壁
の外面上に形成されたＨＳＧポリシリコンパターン、前
記主電極６４ｃをトランジスタのソース領域４４に電気
的に接続する柱電極６４’及び前記主電極６４ｃの下部
に形成され、柱電極６４’に電気的に接続され、水平の
羽根形状を有する補助電極から構成されたストレージ電
極を完成する。柱電極６４’は補助電極６０ａの中央部
を通過する。補助電極６０ａは第２スペーサ７２ｃをエ
ッチングマスクとして用いて食刻終点検出層６０をエッ
チングして形成するので主電極６４ｃより広い。
【００５５】図２２は誘電体膜９２及びプレート電極９
４を形成する段階を示す。前記図２１の段階後、補助電
極６０ａ及びストレージ電極９０の全面に誘電物質を塗
布して誘電体膜９２を形成し、不純物のドープされたポ
リシリコンのような導電物質を結果物の全面に蒸着して
第２導電層を形成した後、これを後続パタニングしてプ
レート電極９４を形成して本発明のキャパシタを完成す
る。
４を形成する段階を示す。前記図２１の段階後、補助電
極６０ａ及びストレージ電極９０の全面に誘電物質を塗
布して誘電体膜９２を形成し、不純物のドープされたポ
リシリコンのような導電物質を結果物の全面に蒸着して
第２導電層を形成した後、これを後続パタニングしてプ
レート電極９４を形成して本発明のキャパシタを完成す
る。
【００５６】第３実施例 前記第２実施例の図１７に示した段階において、第２ス
ペーサ層の露出された表面一部が取り除かれ第２の第１
導電層の下部の縁に空間が形成される。その場合、図１
８において微細な半球状の粒子を有する微細なＨＳＧポ
リシリコン層を形成すれば、前記ポリシリコン層は前記
の空間部を埋め立てる。次いで、前記ポリシリコン層を
エッチバックし、丘の形成のための第１物質パターン
（図１８の６６ａ）を取り除くと、前記第２スペーサ層
の残留物６２ａのみ残り、第２スペーサ層は取り除かれ
る。この場合、前記空間部を埋め立てたＨＳＧポリシリ
コン物質が第２の第１導電層の下部の端縁に残り、ＨＳ
Ｇポリシリコンからなされる縁部が形成される。これを
ＨＳＧテール(tail)という。
ペーサ層の露出された表面一部が取り除かれ第２の第１
導電層の下部の縁に空間が形成される。その場合、図１
８において微細な半球状の粒子を有する微細なＨＳＧポ
リシリコン層を形成すれば、前記ポリシリコン層は前記
の空間部を埋め立てる。次いで、前記ポリシリコン層を
エッチバックし、丘の形成のための第１物質パターン
（図１８の６６ａ）を取り除くと、前記第２スペーサ層
の残留物６２ａのみ残り、第２スペーサ層は取り除かれ
る。この場合、前記空間部を埋め立てたＨＳＧポリシリ
コン物質が第２の第１導電層の下部の端縁に残り、ＨＳ
Ｇポリシリコンからなされる縁部が形成される。これを
ＨＳＧテール(tail)という。
【００５７】図２３は前記第２実施例の半球状のポリシ
リコン層により形成された半球状のポリシリコンテール
Ｔの形成を示す断面図である。かかるＨＳＧテ−ルの形
成されている場合、後続工程で第２の導電層を形成する
ためにポリシリコンを蒸着する場合、収得したポリシリ
コン層にボイドが発生してキャパシタの信頼性を劣化さ
せる原因となる。従って、第３実施例においては、前記
ＨＳＧテールの形成を防止するために、第１導電性パタ
ーンの丘の形成時、第２実施例と同様に第１導電層パタ
ーンより小さい第１物質層パターンを用いず、スペーサ
を用いてエッチングする。
リコン層により形成された半球状のポリシリコンテール
Ｔの形成を示す断面図である。かかるＨＳＧテ−ルの形
成されている場合、後続工程で第２の導電層を形成する
ためにポリシリコンを蒸着する場合、収得したポリシリ
コン層にボイドが発生してキャパシタの信頼性を劣化さ
せる原因となる。従って、第３実施例においては、前記
ＨＳＧテールの形成を防止するために、第１導電性パタ
ーンの丘の形成時、第２実施例と同様に第１導電層パタ
ーンより小さい第１物質層パターンを用いず、スペーサ
を用いてエッチングする。
【００５８】図２４〜図３０は本発明による半導体メモ
リ装置の製造方法の第３実施例を説明するための断面図
であり、前記第１実施例及び第２実施例と実質的に同一
な部材には同一符号を記す。図２４は多数の谷部を有す
る平でない表面を有する第１導電層６４及び第１物質層
６６の形成段階を示す。
リ装置の製造方法の第３実施例を説明するための断面図
であり、前記第１実施例及び第２実施例と実質的に同一
な部材には同一符号を記す。図２４は多数の谷部を有す
る平でない表面を有する第１導電層６４及び第１物質層
６６の形成段階を示す。
【００５９】ゲート電極４８とゲートを保護する絶縁膜
５２を形成した後、平坦化層５４を形成する前にビット
ライン５０を形成する工程がさらに含まれることを除け
れば、第１実施例及び第２実施例と同様に、不純物がド
ーピングされたポリシリコンから構成された第１導電層
６４及びＨＴＯから構成された第１物質層６６を形成す
る。
５２を形成した後、平坦化層５４を形成する前にビット
ライン５０を形成する工程がさらに含まれることを除け
れば、第１実施例及び第２実施例と同様に、不純物がド
ーピングされたポリシリコンから構成された第１導電層
６４及びＨＴＯから構成された第１物質層６６を形成す
る。
【００６０】図２５は第１物質層パターン６６ｂを形成
し、第１導電層６４を１次エッチングする段階を示す。
具体的には、前記第１物質層６６の上にフォトレジスト
を塗布してフォトレジスト層（図示せず）を形成し、前
記フォトレジスト層を通常の方法により露光及び現像し
て各セル単位に限定されたフォトレジストパターン（図
示せず）を形成する。このフォトレジストパターンをエ
ッチングマスクとして用いて第１物質層６６を食刻して
第１物質層パターン６６ｂを形成した後、前記第１導電
層６４を約５００Åの深さに部分的に食刻して、図示し
た通り、各セル間の境界付近上に食刻されたグルーブＧ
が形成されている第１の第１導電層パターン６４ｄを収
得する。次いで、フォトレジストパターンをストリッピ
ングして取り除く。
し、第１導電層６４を１次エッチングする段階を示す。
具体的には、前記第１物質層６６の上にフォトレジスト
を塗布してフォトレジスト層（図示せず）を形成し、前
記フォトレジスト層を通常の方法により露光及び現像し
て各セル単位に限定されたフォトレジストパターン（図
示せず）を形成する。このフォトレジストパターンをエ
ッチングマスクとして用いて第１物質層６６を食刻して
第１物質層パターン６６ｂを形成した後、前記第１導電
層６４を約５００Åの深さに部分的に食刻して、図示し
た通り、各セル間の境界付近上に食刻されたグルーブＧ
が形成されている第１の第１導電層パターン６４ｄを収
得する。次いで、フォトレジストパターンをストリッピ
ングして取り除く。
【００６１】図２６は第３物質層７４を形成する段階を
示す。前記グルーブＧが形成されている第１の第１導電
層パターン６４ｄと第１物質層パターン６６ｂが形成さ
れた結果物の全面に、所定の食刻工程に対して第１の導
電層を構成する物質と異なる食刻率を有する第３物質、
例えば高温酸化物のような酸化物を所望の厚さほど（通
常５００Å〜１，５００Å程度）塗布して第３の物質層
７４を形成する。
示す。前記グルーブＧが形成されている第１の第１導電
層パターン６４ｄと第１物質層パターン６６ｂが形成さ
れた結果物の全面に、所定の食刻工程に対して第１の導
電層を構成する物質と異なる食刻率を有する第３物質、
例えば高温酸化物のような酸化物を所望の厚さほど（通
常５００Å〜１，５００Å程度）塗布して第３の物質層
７４を形成する。
【００６２】図２７は前記第１の第１導電層パターン６
４ｄのグルーブＧの側壁にスペーサ７４ａを形成し、前
記第１の第１導電層パターン６４ｄを分離してセル単位
に限定された第４の第１導電層パターン６４ｅを形成す
る段階を示す。具体的には、前記第３の物質層７４を食
刻対象物として異方性食刻を行い第１の第１導電性パタ
ーン６４ｄのグルーブＧの側壁に第３物質からなったス
ペーサ７４ａを形成し、第１物質層パターン６６ｂ及び
スペーサ７４ａを食刻マスクとし、第１の第１導電層パ
ターン６４ｄを食刻対象物とした異方性食刻を行って各
セル単位に隔離され上部のエッジ部に丘を有し、多数の
谷部が形成された平でない表面を有する導電性構造物で
ある第４の第１導電層パターン６４ｅを形成する。ここ
で、前記第１の第１導電層パターン６４ｄは食刻操作は
前記スペーサ７４ａを用いて第２スペーサ層６２の表面
が露出される時に中止されるので、食刻段階後第４の第
１導電性パターン６４ｅの下部に第２実施例と同様の空
間が形成されることはない。
４ｄのグルーブＧの側壁にスペーサ７４ａを形成し、前
記第１の第１導電層パターン６４ｄを分離してセル単位
に限定された第４の第１導電層パターン６４ｅを形成す
る段階を示す。具体的には、前記第３の物質層７４を食
刻対象物として異方性食刻を行い第１の第１導電性パタ
ーン６４ｄのグルーブＧの側壁に第３物質からなったス
ペーサ７４ａを形成し、第１物質層パターン６６ｂ及び
スペーサ７４ａを食刻マスクとし、第１の第１導電層パ
ターン６４ｄを食刻対象物とした異方性食刻を行って各
セル単位に隔離され上部のエッジ部に丘を有し、多数の
谷部が形成された平でない表面を有する導電性構造物で
ある第４の第１導電層パターン６４ｅを形成する。ここ
で、前記第１の第１導電層パターン６４ｄは食刻操作は
前記スペーサ７４ａを用いて第２スペーサ層６２の表面
が露出される時に中止されるので、食刻段階後第４の第
１導電性パターン６４ｅの下部に第２実施例と同様の空
間が形成されることはない。
【００６３】図２８は微細な半球状の粒子を有するＨＳ
Ｇポリシリコン層７６を形成する段階を示す。前記第２
実施例と同様な方法で、前記図２７で収得した結果物の
全面に、粒子大きさの約１００Å〜５００Åであり、不
純物のドーピングされた微細なＨＳＧポリシリコン層７
６を形成する。
Ｇポリシリコン層７６を形成する段階を示す。前記第２
実施例と同様な方法で、前記図２７で収得した結果物の
全面に、粒子大きさの約１００Å〜５００Åであり、不
純物のドーピングされた微細なＨＳＧポリシリコン層７
６を形成する。
【００６４】図２９は微細な半球状の粒子を有するポリ
シリコン層７６をエッチバックし、マイクロトレンチ及
び／またはシリンダを形成するための食刻マスク７８ａ
を形成する段階を示す。具体的には、図２８で形成され
た微細なＨＳＧポリシリコン層７６を食刻対象物とした
エッチバックを施して第４の第１導電層パターン６４ｅ
の側壁にのみ微細なＨＳＧポリシリコンパターン７６ａ
を残し、第１物質層パターン６６ｂ及びスペーサ７４ａ
を取り除く。従って、側壁には微細なＨＳＧポリシリコ
ンパターンが形成されており、丘Ｈを有する第４の第１
導電層パターン６４ｅを収得する。この際、付近の第４
の第１導電層パターン６４ｅ間の露出された第２スペー
サ層が共に取り除かれ、第４の第１導電層パターン６４
ｅの下部に第２スペーサ層の残留物６２ａを形成する。
シリコン層７６をエッチバックし、マイクロトレンチ及
び／またはシリンダを形成するための食刻マスク７８ａ
を形成する段階を示す。具体的には、図２８で形成され
た微細なＨＳＧポリシリコン層７６を食刻対象物とした
エッチバックを施して第４の第１導電層パターン６４ｅ
の側壁にのみ微細なＨＳＧポリシリコンパターン７６ａ
を残し、第１物質層パターン６６ｂ及びスペーサ７４ａ
を取り除く。従って、側壁には微細なＨＳＧポリシリコ
ンパターンが形成されており、丘Ｈを有する第４の第１
導電層パターン６４ｅを収得する。この際、付近の第４
の第１導電層パターン６４ｅ間の露出された第２スペー
サ層が共に取り除かれ、第４の第１導電層パターン６４
ｅの下部に第２スペーサ層の残留物６２ａを形成する。
【００６５】次いで、結果物の全面に所定の食刻工程に
対して前記第１導電層６４を構成する物質とその食刻率
の異なる物質、例えば高温酸化膜のような酸化物を約５
００Å〜１，０００Å程度の厚さに塗布してマスク層
（図示せず）を形成した後、第４の第１導電層パターン
６４ｅの粒子の最上部の表面が部分的に露出される時ま
でこれをエッチバックして、第４の第１導電層パターン
６４ｅの谷部にマスク層を構成する物質からなった食刻
マスク７８ａを形成する。この際、前記第４の第１導電
層パターン６４ｅの丘部位とその側壁に沿って前記マス
ク層物質から構成されたスペーサ７８ｂが形成される。
前記エッチバック工程は食刻終点検出層６０を用いて行
う。
対して前記第１導電層６４を構成する物質とその食刻率
の異なる物質、例えば高温酸化膜のような酸化物を約５
００Å〜１，０００Å程度の厚さに塗布してマスク層
（図示せず）を形成した後、第４の第１導電層パターン
６４ｅの粒子の最上部の表面が部分的に露出される時ま
でこれをエッチバックして、第４の第１導電層パターン
６４ｅの谷部にマスク層を構成する物質からなった食刻
マスク７８ａを形成する。この際、前記第４の第１導電
層パターン６４ｅの丘部位とその側壁に沿って前記マス
ク層物質から構成されたスペーサ７８ｂが形成される。
前記エッチバック工程は食刻終点検出層６０を用いて行
う。
【００６６】図３０はストレージ電極９０を形成した
後、誘電体膜９２とプレート電極９４を形成してキャパ
シタを完成する段階を示す。具体的には、前記食刻マス
ク７８ａ及びスペーサ７８ｂを用いて、最上部表面が露
出された第４の第１導電層パターン６４ｅを所定深さに
食刻して、その内部に形成されたマイクロトレンチＭＴ
及び／またはマイクロピラーＭＰと前記マイクロトレン
チ及び／またはマイクロピラーを取り囲む外郭壁から構
成される主電極６４ｆ及び前記外郭壁の外面に形成され
た微細なＨＳＧポリシリコンパターン７６ａを含むスト
レージ電極９０を形成する。この際、食刻終点検出層６
０がポリシリコンから形成されている場合、第４の第１
導電層パターン６４ｅの食刻工程時に共に食刻されセル
単位に限定され、前記主電極６４ｆと電気的に接続され
た補助電極６０ａを構成する。
後、誘電体膜９２とプレート電極９４を形成してキャパ
シタを完成する段階を示す。具体的には、前記食刻マス
ク７８ａ及びスペーサ７８ｂを用いて、最上部表面が露
出された第４の第１導電層パターン６４ｅを所定深さに
食刻して、その内部に形成されたマイクロトレンチＭＴ
及び／またはマイクロピラーＭＰと前記マイクロトレン
チ及び／またはマイクロピラーを取り囲む外郭壁から構
成される主電極６４ｆ及び前記外郭壁の外面に形成され
た微細なＨＳＧポリシリコンパターン７６ａを含むスト
レージ電極９０を形成する。この際、食刻終点検出層６
０がポリシリコンから形成されている場合、第４の第１
導電層パターン６４ｅの食刻工程時に共に食刻されセル
単位に限定され、前記主電極６４ｆと電気的に接続され
た補助電極６０ａを構成する。
【００６７】この段階は、内部に形成された多数のマイ
クロトレンチＭＴ及び／またはマイクロピラーＭＰと前
記マイクロトレンチ及び／またはマイクロピラーを取り
囲む外郭壁から構成される主電極６４ｆ、前記主電極６
４ｆをトランジスタのソース領域４４に電気的に接続す
る柱電極６４’及び前記主電極６４ｆの下部に形成さ
れ、柱電極６４’に電気的に接続され、水平の羽根形状
を有する補助電極６０ａから構成されたストレージ電極
を完成する。柱電極６４’は補助電極６０ａの中央部を
通過する。補助電極６０ａは第２スペーサをエッチング
マスクとして用いて食刻終点検出層６０をエッチングし
て形成するので主電極６４ｆより広い。
クロトレンチＭＴ及び／またはマイクロピラーＭＰと前
記マイクロトレンチ及び／またはマイクロピラーを取り
囲む外郭壁から構成される主電極６４ｆ、前記主電極６
４ｆをトランジスタのソース領域４４に電気的に接続す
る柱電極６４’及び前記主電極６４ｆの下部に形成さ
れ、柱電極６４’に電気的に接続され、水平の羽根形状
を有する補助電極６０ａから構成されたストレージ電極
を完成する。柱電極６４’は補助電極６０ａの中央部を
通過する。補助電極６０ａは第２スペーサをエッチング
マスクとして用いて食刻終点検出層６０をエッチングし
て形成するので主電極６４ｆより広い。
【００６８】次いで、食刻マスク７８ａ及びスペーサ７
８ｂを取り除く。この際、残された第２の隔離層の残留
物６２ａと第１の隔離層も共に取り除かれる。その後、
ストレージ電極９０の全面に誘電物質を塗布して誘電体
膜９２を形成し、不純物のドープされたポリシリコンの
ような導電物質を蒸着して第２導電層を形成し、これを
パタニングしプレート電極９４を形成してキャパシタを
完成する。
８ｂを取り除く。この際、残された第２の隔離層の残留
物６２ａと第１の隔離層も共に取り除かれる。その後、
ストレージ電極９０の全面に誘電物質を塗布して誘電体
膜９２を形成し、不純物のドープされたポリシリコンの
ような導電物質を蒸着して第２導電層を形成し、これを
パタニングしプレート電極９４を形成してキャパシタを
完成する。
【００６９】以上各実施例について説明して来たが、本
発明はこれら実施例に限らず当業者の通常的な知識の範
囲内でその変形や改良が可能である。
発明はこれら実施例に限らず当業者の通常的な知識の範
囲内でその変形や改良が可能である。
【００７０】
【発明の効果】以上述べたように、Chinなどの方法によ
れば、マイクロトレンチ及び／またはピラーを形成する
ためにマスク層を形成し、一定時間の間エッチング工程
を進行させる定時間食刻法によりエッチング工程を進む
ことにより、エッチングマスクの厚さを均一に形成しに
くい。従って、収得したストレージ電極の形状が不均一
になってセルキャパシタンスを一定に保てない。しか
し、前述した方法によれば、食刻終点検出層を用いて形
成することにより、平でない導電層パターンの谷部に一
定した厚さを有するマイクロトレンチ及び／またはピラ
ーを形成するための食刻マスクを形成しうる。従って、
一定した形状のストレージ電極が形成でき、均一なセル
キャパシタンスが得られる。
れば、マイクロトレンチ及び／またはピラーを形成する
ためにマスク層を形成し、一定時間の間エッチング工程
を進行させる定時間食刻法によりエッチング工程を進む
ことにより、エッチングマスクの厚さを均一に形成しに
くい。従って、収得したストレージ電極の形状が不均一
になってセルキャパシタンスを一定に保てない。しか
し、前述した方法によれば、食刻終点検出層を用いて形
成することにより、平でない導電層パターンの谷部に一
定した厚さを有するマイクロトレンチ及び／またはピラ
ーを形成するための食刻マスクを形成しうる。従って、
一定した形状のストレージ電極が形成でき、均一なセル
キャパシタンスが得られる。
【００７１】また、食刻終点検出層を構成する物質を導
電性物質から形成する場合、マイクロトレンチ及び／ま
たはピラーを含むシリンダ形の主電極の下部に羽根形状
の補助電極が形成される。かかる補助電極を形成するこ
とによりChinなどの特許出願により開示されたストレー
ジ電極に比べて本発明のキャパシタの容量が遥かに増加
する。
電性物質から形成する場合、マイクロトレンチ及び／ま
たはピラーを含むシリンダ形の主電極の下部に羽根形状
の補助電極が形成される。かかる補助電極を形成するこ
とによりChinなどの特許出願により開示されたストレー
ジ電極に比べて本発明のキャパシタの容量が遥かに増加
する。
【００７２】そして、本発明の第２実施例及び第３実施
例によれば、マイクロトレンチ及び／またはピラーが形
成された主電極のシリンダ形の外郭壁の外面上に微細な
半球状の粒子を有するポリシリコンパターンを形成する
ので、平でない表面によりセルキャパシタンスが増加す
る。
例によれば、マイクロトレンチ及び／またはピラーが形
成された主電極のシリンダ形の外郭壁の外面上に微細な
半球状の粒子を有するポリシリコンパターンを形成する
ので、平でない表面によりセルキャパシタンスが増加す
る。
【図１】アメリカ特許出願０７／９３７，７４９号に開
示されたストレージ電極の形成方法の一例を説明するた
めの断面図である。
示されたストレージ電極の形成方法の一例を説明するた
めの断面図である。
【図２】アメリカ特許出願０７／９３７，７４９号に開
示されたストレージ電極の形成方法の一例を説明するた
めの断面図である。
示されたストレージ電極の形成方法の一例を説明するた
めの断面図である。
【図３】アメリカ特許出願０７／９３７，７４９号に開
示されたストレージ電極の形成方法の一例を説明するた
めの断面図である。
示されたストレージ電極の形成方法の一例を説明するた
めの断面図である。
【図４】前記アメリカ特許出願に記載された半導体メモ
リ装置の製造方法の一実施例を説明するための断面図で
ある。
リ装置の製造方法の一実施例を説明するための断面図で
ある。
【図５】前記アメリカ特許出願に記載された半導体メモ
リ装置の製造方法の一実施例を説明するための断面図で
ある。
リ装置の製造方法の一実施例を説明するための断面図で
ある。
【図６】前記アメリカ特許出願に記載された半導体メモ
リ装置の製造方法の一実施例を説明するための断面図で
ある。
リ装置の製造方法の一実施例を説明するための断面図で
ある。
【図７】前記アメリカ特許出願に記載された半導体メモ
リ装置の製造方法の一実施例を説明するための断面図で
ある。
リ装置の製造方法の一実施例を説明するための断面図で
ある。
【図８】前記アメリカ特許出願に記載された半導体メモ
リ装置の製造方法の一実施例を説明するための断面図で
ある。
リ装置の製造方法の一実施例を説明するための断面図で
ある。
【図９】前記アメリカ特許出願に記載された半導体メモ
リ装置の製造方法の一実施例を説明するための断面図で
ある。
リ装置の製造方法の一実施例を説明するための断面図で
ある。
【図１０】本発明による半導体メモリ装置の製造方法の
第１実施例を説明するための断面図である。
第１実施例を説明するための断面図である。
【図１１】本発明による半導体メモリ装置の製造方法の
第１実施例を説明するための断面図である。
第１実施例を説明するための断面図である。
【図１２】本発明による半導体メモリ装置の製造方法の
第１実施例を説明するための断面図である。
第１実施例を説明するための断面図である。
【図１３】本発明による半導体メモリ装置の製造方法の
第１実施例を説明するための断面図である。
第１実施例を説明するための断面図である。
【図１４】本発明による半導体メモリ装置の製造方法の
第１実施例を説明するための断面図である。
第１実施例を説明するための断面図である。
【図１５】本発明による半導体メモリ装置の製造方法の
第１実施例を説明するための断面図である。
第１実施例を説明するための断面図である。
【図１６】本発明による半導体メモリ装置の製造方法の
第１実施例を説明するための断面図である。
第１実施例を説明するための断面図である。
【図１７】本発明による半導体メモリ装置の製造方法の
第２実施例を説明するための断面図である。
第２実施例を説明するための断面図である。
【図１８】本発明による半導体メモリ装置の製造方法の
第２実施例を説明するための断面図である。
第２実施例を説明するための断面図である。
【図１９】本発明による半導体メモリ装置の製造方法の
第２実施例を説明するための断面図である。
第２実施例を説明するための断面図である。
【図２０】本発明による半導体メモリ装置の製造方法の
第２実施例を説明するための断面図である。
第２実施例を説明するための断面図である。
【図２１】本発明による半導体メモリ装置の製造方法の
第２実施例を説明するための断面図である。
第２実施例を説明するための断面図である。
【図２２】本発明による半導体メモリ装置の製造方法の
第２実施例を説明するための断面図である。
第２実施例を説明するための断面図である。
【図２３】前記第２実施例の半球状のポリシリコン層に
より形成された半球状ポリシリコンテールの形成を示す
断面図である。
より形成された半球状ポリシリコンテールの形成を示す
断面図である。
【図２４】本発明による半導体メモリ装置の製造方法の
第３実施例を説明するための断面図である。
第３実施例を説明するための断面図である。
【図２５】本発明による半導体メモリ装置の製造方法の
第３実施例を説明するための断面図である。
第３実施例を説明するための断面図である。
【図２６】本発明による半導体メモリ装置の製造方法の
第３実施例を説明するための断面図である。
第３実施例を説明するための断面図である。
【図２７】本発明による半導体メモリ装置の製造方法の
第３実施例を説明するための断面図である。
第３実施例を説明するための断面図である。
【図２８】本発明による半導体メモリ装置の製造方法の
第３実施例を説明するための断面図である。
第３実施例を説明するための断面図である。
【図２９】本発明による半導体メモリ装置の製造方法の
第３実施例を説明するための断面図である。
第３実施例を説明するための断面図である。
【図３０】本発明による半導体メモリ装置の製造方法の
第３実施例を説明するための断面図である。
第３実施例を説明するための断面図である。
４０ 半導体基板 ４２ フィールド酸化膜 ４４ ソース領域 ４６ ドレイン領域 ４８ ゲート電極 ５０ ビットライン ５２ 絶縁層 ５４ 平坦化層 ５６ 食刻阻止層 ５８ 第１スペーサ層 ６０ 食刻終点検出層 ６０ａ 補助電極 ６２ 第２スペーサ層 ６４ 第１の導電層 ６４ｃ 主電極 ６４’ 柱電極 ６６ 第１物質層 ９０ ストレージ電極（第１電極） ９２ 誘電体膜 ９４ プレート電極（第２電極）
Claims (20)
- 【請求項１】 内部に形成された多数のマイクロトレン
チ及び／またはマイクロピラーと前記マイクロトレンチ
及び／またはマイクロピラーとを取り囲む外郭壁から構
成された主電極、前記外郭壁の外面上に形成されたＨＳ
Ｇポリシリコンパターン及び前記主電極をトランジスタ
のソース領域に電気的に接続し前記主電極を支持する柱
電極から構成される第１電極と、 前記第１電極を覆う誘電体膜と、 前記誘電体膜上に形成された第２電極から構成されたキ
ャパシタを含む半導体メモリ装置。 - 【請求項２】 前記主電極の下部に形成され、前記第１
電極の柱電極に電気的に接続され、その中央部を前記柱
電極が通過する水平の羽根形状を有する補助電極をさら
に含むことを特徴とする請求項１項記載の半導体メモリ
装置。 - 【請求項３】 前記補助電極は前記主電極よりさらに広
いことを特徴とする請求項２項記載の半導体メモリ装
置。 - 【請求項４】 内部に形成された多数のマイクロトレン
チ及び／またはマイクロピラーと前記マイクロトレンチ
及び／またはマイクロピラーとを取り囲む外郭壁から構
成された主電極、前記主電極をトランジスタのソース領
域に電気的に接続し、前記主電極を支持する柱電極及び
前記主電極の下部に形成され、前記柱電極に電気的に接
続され、その中央部を前記柱電極が通過する水平の羽根
形状を有する補助電極から構成される第１電極と、 前記第１電極を覆う誘電体膜と、 前記誘電体膜上に形成された第２電極から構成されたキ
ャパシタを含む半導体メモリ装置。 - 【請求項５】 前記補助電極は前記主電極よりさらに広
いことを特徴とする請求項４項記載の半導体メモリ装
置。 - 【請求項６】 半導体基板上に食刻終点検出層を形成す
る段階と、 前記食刻終点検出層上に多数の谷部を有する平でない表
面を有し、各セル単位に限定され、周辺の食刻終点検出
層を露出する導電性構造物を形成する段階と、 前記導電性構造物及び前記食刻終点検出層の露出された
部位上にマスク物質を蒸着して均一な厚さを有するマス
ク物質層を形成する段階と、 前記食刻終点検出層を用いて食刻終点を検出して前記マ
スク物質層をエッチバックして前記谷部に前記マスク物
質から構成され均一な厚さを有する食刻マスクを形成す
る段階と、 前記食刻マスクを用いて前記導電性構造物を部分的に食
刻してマイクロトレンチ及び／またはマイクロピラーが
内部に形成されたキャパシタの主電極を形成する段階を
含む半導体メモリ装置の製造方法。 - 【請求項７】 前記食刻終点検出層を形成する段階の前
に前記半導体基板上に第１スペーサ層を形成する段階
と、 前記導電性構造物を形成する段階の前に前記食刻終点検
出層上に第２スペーサ層を形成する段階をさらに含むこ
とを特徴とする請求項６項記載の半導体装置の製造方
法。 - 【請求項８】 前記食刻終点検出層は導電性物質から構
成されることを特徴とする請求項７項記載の半導体メモ
リ装置の製造方法。 - 【請求項９】 前記食刻終点検出層及び前記導電性構造
物は同一の導電性物質からなり、前記導電性構造物をエ
ッチングする間に前記食刻終点検出層は各セル単位に限
定され前記主電極の下部にフィン構造の補助電極を形成
することを特徴とする請求項８項記載の半導体メモリ装
置の製造方法。 - 【請求項１０】 前記食刻終点検出層は前記第２スペー
サ層及び前記マスク物質層を構成する物質とは異なる食
刻率を有する絶縁物質から構成されることを特徴とする
請求項７項記載の半導体メモリ装置の製造方法。 - 【請求項１１】 前記食刻終点検出層は窒化シリコンか
ら構成されることを特徴とする請求項１０項記載の半導
体メモリ装置の製造方法。 - 【請求項１２】 前記導電性構造物はその上部のエッチ
部分に丘を有することを特徴とする請求項６項記載の半
導体メモリ装置の製造方法。 - 【請求項１３】 前記導電性構造物を形成してから収得
した結果物の全面にＨＳＧポリシリコン層を形成する段
階と、 前記ＨＳＧポリシリコン層をエッチバックして前記導電
性構造物の側壁にＨＳＧポリシリコンパターンを形成す
る段階をさらに含むことを特徴とする請求項６項記載の
半導体メモリ装置の製造方法。 - 【請求項１４】 半導体基板上に食刻終点検出層及び第
２スペーサ層を順次に形成する段階と、 前記第２スペーサ層上に多数の谷部を有する平でない表
面を有する第１導電層を形成する段階と、 前記第１導電層上に第１物質層を形成する段階と、 前記第１物質層上に各セル単位に限定されるフォトレジ
ストパターンを形成する段階と、 前記フォトレジストパターンを用いて前記第１物質層及
び前記第１導電層を異方性食刻して第１物質層パターン
及び第１の第１導電層パターンを形成する段階と、 前記第１の第１物質層パターンを等方性食刻して前記第
１の第１物質層パターンより小さい第２の第１物質層パ
ターンを形成する段階と、 前記フォトレジストパターンを除去する段階と、 前記第２の第１物質層パターンをエッチングマスクとし
て用いて前記第１の第１導電層パターンの上部エッジ部
を部分的に食刻してその上部エッジ部に丘の形成された
第２の第１導電層パターンを形成する段階と、 第２の第１物質層パターン及び前記第２スペーサ層の一
部を除去する段階と、 結果物の全面にマスク物質層を形成する段階と、 前記食刻終点検出層を用いて食刻終点を検出して前記マ
スク物質層をエッチバックして前記谷部に食刻マスクを
形成し、前記丘にスペーサを形成する段階と、 前記食刻マスク及びスペーサを用いて前記導電性構造物
を部分的に食刻してマイクロトレンチ及び／またはマイ
クロピラ−が内部に形成されたキャパシタの主電極を形
成する段階を含む半導体メモリ装置の製造方法。 - 【請求項１５】 半導体基板上に導電性構造物を形成す
る段階と、 前記導電性構造物を覆うＨＳＧポリシリコン層を形成す
る段階と、 前記ＨＳＧポリシリコン層をエッチバックして前記導電
性構造物の側壁にＨＳＧポリシリコンパターンを残す段
階を含む半導体メモリ装置の製造方法。 - 【請求項１６】 半導体基板上に第１導電層及び第１物
質層を順次に形成する段階と、 前記第１物質層をパタニングして各セル単位に限定され
た第１物質層パタ−ンを形成する段階と、 前記第１物質層パターンをエッチングマスクとして用い
て前記第１導電層を部分的に食刻してグルーブを有する
第１導電層パターンを形成する段階と、 前記グルーブの側壁にスペーサを形成する段階と、 前記スペーサ及び前記第１物質層パターンを食刻マスク
として用いて前記第１導電層パターンを食刻して各セル
単位に限定され、その上部エッジ部に丘の形成された第
１導電性パターンを形成する段階を含む半導体メモリ装
置の製造方法。 - 【請求項１７】 前記第１導電性パターンは多数の谷部
を有する平でない表面を有することを特徴とする請求項
１６項記載の半導体メモリ装置の製造方法。 - 【請求項１８】 前記導電性パターンを形成してから収
得した結果物を覆うＨＳＧポリシリコン層を形成する段
階と、 前記ＨＳＧポリシリコン層をエッチバックして前記導電
性パタ−ンの側面にＨＳＧポリシリコンパターンを残す
段階をさらに含むことを特徴とする請求項１７項記載の
半導体メモリ装置の製造方法。 - 【請求項１９】 前記第１導電層パターンをエッチング
した後、前記スペーサ及び前記第１物質層パターンを除
去する段階と、 結果物の全面にマスク物質を蒸着してマスク物質層を形
成する段階と、 前記マスク物質層をエッチバックして前記谷部に前記マ
スク物質から構成された食刻マスクを形成する段階と、 前記食刻マスクを用いて前記第１導電性パターンを部分
的に食刻してマイクロトレンチ及び／またはマイクロピ
ラ−が内部に形成されたキャパシタの主電極を形成する
段階をさらに含む請求項１７項記載の半導体メモリ装置
の製造方法。 - 【請求項２０】 半導体基板上に第１のスペーサ層、食
刻終点検出層及び第２のスペーサ層、多数の谷部を有
し、その表面が平でない第１の導電層、第１物質層を順
次に形成する段階と、 前記第１物質層をパタニングして各セル単位に限定され
た第１の物質層パターンを形成する段階と、 前記第１物質層パターンをエッチングマスクとして用い
て前記第１導電層を部分的に食刻してグルーブを有する
第１導電層パターンを形成する段階と、 前記グルーブの側壁にスペーサを形成する段階と、 前記スペーサ及び前記第１物質層パターンを食刻マスク
として用いて前記第１導電層パターンを食刻して各セル
単位に限定され、その上部エッジ部に丘の形成された第
１導電性パターンを形成する段階と、 前記導電性パターンを形成してから収得した結果物を覆
うＨＳＧポリシリコン層を形成する段階と、 前記ＨＳＧポリシリコン層をエッチバックして前記導電
性パターンの側壁にＨＳＧポリシリコンパターンを残す
段階と、 前記スペーサ及び前記第１物質層パターンを除去する段
階と、 結果物の全面にマスク物質を蒸着してマスク物質層を形
成する段階と、 前記マスク物質層をエッチバックして前記谷部に前記マ
スク物質から構成された食刻マスクを形成する段階と、 前記食刻マスクを用いて前記第１導電性パターンを部分
的に食刻してマイクロトレンチ及び／またはマイクロピ
ラーが内部に形成されたキャパシタの主電極を形成する
段階を含む半導体メモリ装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1992P17123 | 1992-09-19 | ||
| KR1019920017123A KR960003776B1 (ko) | 1992-03-31 | 1992-09-19 | 반도체 메모리장치의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06196651A true JPH06196651A (ja) | 1994-07-15 |
Family
ID=19339832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5174003A Pending JPH06196651A (ja) | 1992-09-19 | 1993-07-14 | キャパシタを有する半導体メモリ装置及びその製造方法 |
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| Country | Link |
|---|---|
| US (1) | US5447878A (ja) |
| JP (1) | JPH06196651A (ja) |
| DE (1) | DE4321638A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100306691B1 (ko) * | 1997-11-07 | 2001-12-17 | 가네꼬 히사시 | 반도체장치의제조방법 |
Families Citing this family (64)
| Publication number | Priority date | Publication date | Assignee | Title |
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