JPH06196571A

JPH06196571A - 半導体装置の製造方法

Info

Publication number: JPH06196571A
Application number: JP34436892A
Authority: JP
Inventors: Tomio Katada; 富夫堅田; Kyoichi Suguro; 恭一須黒
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1992-12-24
Filing date: 1992-12-24
Publication date: 1994-07-15

Abstract

(57)【要約】【目的】シリサイドからなる電極配線の異常酸化による
コンタクト抵抗を招くこと無く、層間絶縁膜で被覆され
た前記電極配線と、上層配線とのコンタクトを取ること
ができる半導体装置の製造方法を提供すること。【構成】所望の素子加工が施されたシリコン基板１１上
に結晶質のＷＳｉ_x膜１８からなる電極配線を形成する
工程と、シリコン基板１１の全面に層間絶縁膜としての
ＳｉＯ₂２０，ＢＰＳＧ膜２１を形成する工程と、Ｓｉ
Ｏ₂２０，ＢＰＳＧ膜２１にコンタクトホール２２ａ，
２２ｂ，２２ｃを開孔する工程と、コンタクトホール２
２ａ，２２ｃ内にＢＦ₂イオン２４を選択的に注入する
工程と、シリコン基板１１にアニール処理を施す工程と
を備えている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の製造方法
に係わり、特にシリサイドからなる電極配線の形成方法
の改良に関する。

【０００２】

【従来の技術】従来より、半導体装置の電極や配線の材
料として多結晶シリコンが広く利用されている。これは
多結晶シリコンのほうがＡｌに比べて耐熱性に優れ、ゲ
ートの自己整合プロセスの点で有利であるなどの理由に
よる。

【０００３】ところで、近年の半導体装置の高集積化や
高速化に伴い、電極配線の抵抗による信号伝達の遅延の
問題が顕在化してきた。特に、大容量・高集積化が進展
しているＭＯＳＬＳＩの分野では、ゲート電極の材料と
して使用されている多結晶シリコンは、第１層配線とし
ての役割も果たすので、ここでの信号遅延がデバイスの
高速動作化の大きな障害となっている。

【０００４】そこで、多結晶シリコンに代わる次世代の
配線材料として、熱的な安定性と電気的な低抵抗性とを
兼ね備えた高融点金属のシリサイドが使用されつつあ
る。図８は、この種のシリサイドを用いた電極配線の形
成工程断面図である。

【０００５】まず、図８（ａ）に示す如く、比抵抗６Ω
・ｃｍのｐ型（１００）面のシリコン基板３１上に厚さ
０．８μｍのＳｉＯ₂膜３２を常圧ＣＶＤ法によって形
成する。ここで、原料ガスとしては、例えば、ＳｉＨ₄
とＯ₂との混合ガスを用い、成膜温度は４２０℃とす
る。

【０００６】この後、ＳｉＯ₂膜３２上に不純物を導入
した厚さ５０ｎｍの多結晶シリコン膜３３を形成し、続
いて、この多結晶シリコン膜３３上に厚さ２００ｎｍの
ＷＳｉ_x膜（タングステンシリサイド）３４を、ＷＳｉ
_xの合金ターゲットをＡｒガス中でスパッタすることに
より形成する。このとき、シリコン基板３１の加熱は行
なっていない。

【０００７】次に図８（ｂ）に示す如く、通常のフォト
リソグラフィ法と反応性イオンエッチングを用いて、多
結晶シリコン膜３３とＷＳｉ_x膜３４との積層膜を電極
形状に加工し、積層構造の電極配線を形成する。この
後、８５０℃の乾燥酸素雰囲気中で３０分の酸化処理を
行ない、ＷＳｉ_x膜３４の表面に厚さ２０ｎｍのＳｉＯ
₂膜３５を形成する。

【０００８】次に図８（ｃ）に示す如く、全面に層間絶
縁膜としてのＳｉＯ₂膜３６を１μｍの厚さに堆積す
る。このＳｉＯ₂膜３６の成膜は、例えば、原料ガスと
してＳｉＨ₄とＯ₂との混合ガスを用いた常圧化学気相
成長（ＡＰＣＶＤ）により行なう。以上の工程により、
タングステンポリサイド（ＷＳｉ_x膜３４／ポリシリコ
ン膜３３）からなる電極配線の形成が完了する。ところ
で、このようにして得られたタングステンポリサイドの
電極配線には次のような問題があった。

【０００９】これを図８（ｄ），（ｅ）を用いて具体的
に説明すると、まず、上記図８（ｃ）の工程の後、図８
（ｄ）に示す如く、通常のフォトリソグラフィ法と反応
性イオンエッチングとを用いて、タングステンポリサイ
ドの電極配線およびこの電極配線よりも前に形成されて
いた基板拡散層（不図示）上にコンタクトホールを開孔
する。

【００１０】次に上記基板拡散層のうち、ｐ型の基板拡
散層上のコンタクトホール内に、ＢＦ₂ ⁺ イオンを注入
した後、このイオン注入によるダメージを解消するため
に、通常の縦型熱処理炉にシリコン基板３１を導入し
て、電極配線が外気に晒された状態で８５０℃のアニー
ルを行なうと、コンタクトホール内のＷＳｉ_x膜３４が
異常酸化し、図８（ｅ）に示す如く、体積が約３倍に膨
脹して形状が悪化するとともに、ＷＯ₃，ＳｉＯ₂から
なる絶縁物（異常酸化物）３７に変化し、後工程で形成
される上層のＡｌ配線とのコンタクト抵抗が著しく高く
なるという問題があった。

【００１１】また、ＷＳｉ_x膜３４を形成した後の上記
アニール等の熱処理によって、ＷＳｉ_x膜３４が体積膨
脹し、これにより、シリコン基板３１に応力が作用し
て、シリコン基板３１に転位等の結晶欠陥が発生する結
果、シリコン基板３１に形成された素子の特性が著しく
劣化するという問題もあった。

【００１２】

【発明が解決しようとする課題】上述の如く、層間絶縁
膜で被覆されたシリサイドからなる電極配線と、上層の
Ａｌ配線とのコンタクトを取るために、層間絶縁膜にコ
ンタクトホールを開孔した後、電極配線が外気に晒され
た状態で熱処理を行なうと、電極配線の異常酸化が起こ
り、電極配線の形状が劣化したり、コンタクト抵抗が上
昇するという問題があった。また、熱処理によって電極
配線が体積膨脹するため、シリコン基板に応力が作用
し、素子特性が著しく劣化するという問題もあった。

【００１３】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、コンタクト抵抗の上昇
を招くこと無く、層間絶縁膜で被覆されたシリサイドか
らなる電極配線と、上層の金属配線とのコンタクトを取
ることができる半導体装置の製造方法を提供することに
ある。

【００１４】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体装置の製造方法（請求項１）は、
所望の素子加工が施された基板上に結晶質の金属珪化物
からなる電極配線を形成する工程と、前記基板上に層間
絶縁膜を形成する工程と、前記電極配線上の前記層間絶
縁膜および前記電極配線以外の領域上の前記層間絶縁膜
に開孔部を形成する工程と、前記電極配線上の前記層間
絶縁膜に形成した前記開孔部内および前記電極配線以外
の領域上の前記層間絶縁膜に形成した前記開孔部のうち
少なくとも１つの開孔部内にイオンを注入する工程と、
前記基板に熱処理を施す工程とを備えたことを特徴とす
る。

【００１５】また、前記結晶質の金属珪化物からなる前
記電極配線を形成する工程は、前記金属珪化物を結晶化
しながら形成する工程であることが好ましい（請求項
２）。具体的には、基板を加熱しながら金属珪化物を形
成することが好ましい。

【００１６】

【作用】本発明の半導体装置の製造方法（請求項１）で
は、金属珪化物（シリサイド）からなる電極配線上の層
間絶縁膜に形成した開孔部内および電極配線以外の領域
の層間絶縁膜に形成した開孔部のうち少なくとも１つの
開孔部内にイオンを注入している。また、後述するよう
に、結晶質の金属珪化物（シリサイド）にイオンを注入
すると、熱処理によるシリサイドの異常酸化を防止でき
る。したがって、工程数の複雑化を招くこと無く、電極
配線の形状劣化やコンタクト抵抗の上昇を防止できる。
イオン注入によって、シリサイドの異常酸化を防止でき
るのは次のように考えられる。

【００１７】シリサイドにイオンが注入されると、結晶
質のシリサイドが非晶質化されるとともに、シリサイド
の表面の凹凸が除去される結果、この凹凸部分のシリサ
イドがシリサイドの結晶粒界に入り込み、この結晶粒界
が閉ざされる。

【００１８】上記の如くシリサイドが非晶質化すると、
シリサイド中の金属と結合しない自由な珪素が増加す
る。この自由な珪素は、シリサイド中の金属よりも、化
学的に活発なものなので、後工程の熱処理の際に酸化種
が存在しても、この酸化種と自由な珪素との結合が優先
的に進むため、酸化種とシリサイド中の金属との結合が
抑制される。

【００１９】このため、酸化種とシリサイド中の金属と
の結合物が、シリサイドの表面に形成されることによる
該酸化膜の形状劣化を防止でき、均一な酸化膜をシリサ
イドの表面に形成できるようになる。

【００２０】また、上記の如くシリサイドの結晶粒界が
閉ざされると、シリサイドの実効的な表面積が減少する
ため、後工程の熱処理の際に存在しうる微量（例えば巻
き込み大気圧程度）な酸化種と、シリサイド中の珪素と
の反応により消費される珪素量は、表面積の減少分だけ
少ないものとなる。このため、正規組成（高融点・高安
定）のシリサイドよりも、金属組成が大きいシリサイド
の発生を防げる。これにより、シリサイドの金属と酸化
種との結合物が増加するのを抑制できるので、シリサイ
ドの金属と酸化種との結合物が、シリサイドの表面に形
成されることによる該酸化膜の形状劣化を防止でき、均
一な酸化膜をシリサイドの表面に形成できる。

【００２１】このようにシリサイドの表面に均一な酸化
膜が形成されると、この酸化膜が酸化種に対する拡散バ
リアとして機能するため、シリサイドの表面における酸
化種の拡散流速が小さくなる。この結果、シリサイドの
表面に供給される珪素量が、酸化によって消費されるシ
リサイドの表面の珪素量よりも多くなり、シリサイド自
身の酸化が抑制される。このように、シリサイドの表面
には安定な酸化膜が形成され、異常酸化による抵抗の上
昇や、上層配線とのコンタクト抵抗の上昇を防止でき
る。また、本発明者等の研究によれば、熱処理によって
電極配線が体積膨脹するのは、シリサイドが非晶質であ
ることが原因であることが分かった。

【００２２】すなわち、従来法の場合、基板に結晶欠陥
が生じるのは、基板を加熱せずにシリサイドの形成を行
なっていたので、非晶質のシリサイドが形成され、この
非晶質のシリサイドが後工程の熱処理によって、非晶質
から結晶質に変化する際にシリサイドの体積膨脹が生じ
るからである。一方、本発明（請求項２）では、シリサ
イドを結晶化しながら形成することにより結晶質のシリ
サイドからなる電極配線を形成している。

【００２３】このため、後工程の熱処理によって、非晶
質から結晶質へというシリサイドの変化は生じないの
で、シリサイドの体積膨脹に伴う基板応力は発生しな
い。したがって、結晶欠陥は大幅に減少し、これによる
素子特性の劣化を防止できる。

【００２４】

【実施例】以下、図面を参照しながら実施例を説明す
る。図１〜図３は、本発明の一実施例に係る半導体装置
の製造方法を示す素子断面図である。

【００２５】まず、図１（ａ）に示す如く、比抵抗５Ω
・ｃｍのｎ型のシリコン基板１１を用意し、イオン注入
法および熱拡散法を用いて、シリコン基板１１のｎチャ
ネルＭＯＳＦＥＴ形成領域（不図示）の表面にｐ型ウェ
ル１２を形成した後、このｐ型ウェル１２の表面にｎ⁺
型拡散層１３ａ，１３ｂを形成する。同様に、シリコン
基板１１のｐチャネルＭＯＳＦＥＴ形成領域（不図示）
の表面にｐ⁺ 型拡散層１４を形成する。

【００２６】次いでＬＰＣＶＤ法を用いて、シリコン基
板１１の全面にＳｉＯ₂膜１５を堆積した後、通常のフ
ォトリソグラフィ法と反応性イオンエッチングとを用い
て、ｎ⁺ 型拡散層１３ａ上のＳｉＯ₂膜１５を選択的に
エッチング除去して、コンタクトホール１６を開孔す
る。

【００２７】次に図１（ｂ）に示す如く、縦型ＬＰＣＶ
Ｄ炉内にシリコン基板１１を導入して、シリコン基板１
１の全面に厚さ１００ｎｍの多結晶シリコン膜１７を堆
積する。次いで加速電圧６．５ｋｅＶ，ドーズ量１×１
０¹⁵ｃｍ^-2の条件で、多結晶シリコン膜１７にＰ（リ
ン）イオンを注入する。

【００２８】この後、シリコン基板１１をハロゲンラン
プにより４００℃に加熱するとともに、ＷＳｉ_2.7の合
金ターゲットを用いたＡｒガス中でのＤＣマグネトロン
スパッタにより、全面に厚さ２００ｎｍのＷＳｉ_x膜１
８を形成する。

【００２９】このようにして得られたＷＳｉ_x膜１８を
Ｘ線回折法により評価したところ、ＷＳｉ_x膜１８は結
晶質であることが確認された。また、上記条件により成
膜したＷＳｉ_x膜の昇温中の応力を測定したところ、図
４に示すような結果が得られた。

【００３０】すなわち、ＷＳｉ_x膜を１０℃／ｍｉｎの
割合で昇温し、応力を測定したところ、ＷＳｉ_x膜の結
晶化に伴う応力の急激な上昇は見られないことが明らか
になった。

【００３１】一方、従来法の場合のＷＳｉ_x膜をＸ線回
折法により評価してみたところ、ＷＳｉ_x膜は非結晶質
であることが確認された。また、従来法により成膜した
ＷＳｉ_x膜の昇温中の応力を測定したところ、図５に示
すような結果が得られた。

【００３２】すなわち、ＷＳｉ_xを１０℃／ｍｉｎの割
合で昇温し、応力を測定したところ、ＷＳｉ_xの結晶化
が始まる４００〜５００℃付近で大きな引張り応力が発
生することが明らかになった。このような大きな応力に
よりシリコン基板に転位等の結晶欠陥が発生し、素子特
性が著しく劣化すると考えられる。

【００３３】なお、ＷＳｉ_x膜１８の加熱は、ハロゲン
ランプによる加熱の他、セラミックヒータ等を用いた加
熱であっても良い。また、加熱温度は、ＷＳｉ_x膜１８
の成膜後にＷＳｉ_x膜１８が結晶質になるものであれば
良いが、２００〜６００℃の程度の温度範囲が望まし
い。

【００３４】次に図１（ｃ）に示す如く、通常のフォト
リソグラフィ法と反応性イオンエッチングとを用いて、
多結晶シリコン膜１７とＷＳｉ_x膜１８との積層膜を電
極配線状にパターニングする。この後、８５０℃の乾燥
酸素雰囲気中で１０分の酸化処理を行なって、多結晶シ
リコン膜１７とＷＳｉ_x膜１８との表面に厚さ約２０ｎ
ｍのＳｉＯ₂膜１９を成長形成する。

【００３５】次に図２（ａ）に示す如く、７００℃に設
定された石英管炉内にシリコン基板１１を収容するとと
もに、ＬＰＣＶＤ法によってシリコン基板１１の全面に
厚さ０．１μｍの層間絶縁膜としてのＳｉＯ₂膜２０を
堆積する。なお、このＬＰＣＶＤ法において、キャリア
ガス，原料ガスは、例えば、それぞれ、Ｎ₂，ＴＥＯＳ
ガスを用い、全圧力０．８Ｔｏｒｒとする。

【００３６】次いで７００℃に設定された石英管炉内に
シリコン基板１１を収容した後、この石英管炉内に、Ｔ
ＥＯＳを２００ＳＣＣＭ，ＰＨ₃を３００ＳＣＣＭ，Ｔ
ＭＢ（テトラメトキシボラン）を２０ＳＣＣＭ，Ｏ₂を
３００ＳＣＣＭの条件で導入するとともに、全圧を０．
８Ｔｏｒｒに設定して、ＳｉＯ₂膜２０上に層間絶縁膜
としての厚さ０．３μｍのＢＰＳＧ膜２１を堆積する。

【００３７】引き続き、上記ガス条件を変更し、すなわ
ち、石英管炉内に、ＴＥＯＳを２００ＳＣＣＭ，ＰＨ₃
を６５０ＳＣＣＭ，Ｏ₂を６５０ＳＣＣＭの条件で導入
してゲッタリング用の厚さ０．１５μｍのＰＳＧ膜（不
図示）を形成する。

【００３８】この後、上記ガス条件を変更し、すなわ
ち、石英管炉内に、Ｎ₂を３０ｌ／ｍｉｎ，ＰＯＣｌ₃
を４ｌ／ｍｉｎ，Ｏ₂を０．５ｌ／ｍｉｎの条件で導入
して、８５０℃，１５分の熱処理を行ない、引き続き、
緩衝フッ酸液で上記ＰＳＧ膜を全てエッチング除去す
る。

【００３９】次に図２（ｂ）に示す如く、通常のフォト
リソグラフィ法と反応性イオンエッチングとを用いて、
ＷＳｉ_x膜１８，ｎ⁺ 型拡散層１３ｂ，ｐ⁺ 型拡散層１
４上に、それぞれ、コンタクトホール２２ａ，２２ｂ，
２２ｃを開孔する。このとき、コンタクトホール２２ａ
内のＷＳｉ_x膜１８上のＳｉＯ₂膜１９もエッチングさ
れ、ＷＳｉ_xの結晶粒が露出するようになる。

【００４０】次に図２（ｃ）に示す如く、ｎ⁺ 型拡散層
１３ｂ上のコンタクトホール２２ｂの部分をレジストパ
ターン２３でマスクした後、加速電圧３５ｋｅＶ，ドー
ズ量３×１０¹⁵ｃｍ^-2の条件で、ｐ型不純物としてのイ
オン、例えば、ＢＦ₂イオンをコンタクトホール２２ａ
内のＷＳｉ_x膜１８およびコンタクトホール２２ｃ内の
ｐ⁺ 型拡散層１４に選択的に注入する。次いでレジスト
パターン２３を剥離した後、８５０℃，３０分のアニー
ル処理（熱処理）を行なう。このとき、コンタクトホー
ル２２ａ内のＷＳｉ_x膜１８が異常酸化されるという問
題は発生しなかった。

【００４１】ここで、ＷＳｉ_x膜１８の異常酸化を防止
できたのは次にように考えられる。本実施例では、確実
に所定の不純物濃度のｐ⁺ 型拡散層１４が得られるよう
に、図２（ｃ）の工程でイオン注入を行なっているが、
このとき、コンタクトホール２２ａ内のＷＳｉ_x膜１８
にもイオンを注入している。

【００４２】このＷＳｉ_x膜１８に対するイオン注入に
よって、結晶質のＷＳｉ_x膜１８が非晶質化されるとと
もに、ＷＳｉ_x膜１８の表面の凹凸が除去される結果、
この凹凸部分のＷＳｉ_xがＷＳｉ_x膜１８の結晶粒界に
入り込み、この結晶粒界が閉ざされる。

【００４３】これにようにＷＳｉ_x膜１８が非晶質化す
ると、ＷＳｉ_x膜１８中のＷと結合しない自由なＳｉが
増加する。この自由なＳｉは、Ｗよりも化学的に活発な
ものなので、上記８５０℃，３０分の熱処理の際に巻き
込み大気程度の微量な酸素等の酸化種が存在しても、こ
の酸化種と自由なＳｉとの結合が優先的に進むため、酸
化種とＷとの結合が抑制される。

【００４４】このため、酸化種とＷとの結合物（Ｗ
Ｏ_x）が、ＷＳｉ_x膜１８の表面に形成されることによ
る該酸化膜の形状劣化を防止でき、均一な酸化膜がＷＳ
ｉ_x膜１８の表面に形成される。

【００４５】また、ＷＳｉ_x膜１８の結晶粒界が閉ざさ
れると、ＷＳｉ_x膜１８の実効的な表面積が減少するた
め、上記熱処理の際に存在しうる酸化種と、ＷＳｉ_x膜
１８中のＳｉとの反応により消費されるＳｉは、表面積
の減少分だけ少ないものとなる。

【００４６】このため、正規組成（高融点・高安定）の
ＷＳｉ_x膜１８よりも、金属組成が大きいＷＳｉ_xの発
生を防げる。これにより、ＷＳｉ_x膜１８のＷと酸化種
との結合物（ＷＯ_x）の増加を抑制できるので、ＷＯ_x
がＷＳｉ_x膜１８の表面に形成されることによる該酸化
膜の形状劣化を防止でき、均一な酸化膜をＷＳｉ_x膜１
８の表面に形成できる。

【００４７】このようにＷＳｉ_x膜１８の表面に均一な
酸化膜が形成されると、この酸化膜が酸化種に対する拡
散バリアとして機能するため、ＷＳｉ_x膜１８の表面に
おける酸化種の拡散流速が小さくなる。

【００４８】この結果、ＷＳｉ_x膜１８の表面に供給さ
れるＳｉ量が、酸化によって消費されるＷＳｉ_x膜１８
の表面のＳｉ量よりも多くなり、ＷＳｉ_x自身の酸化が
抑制される。このように、ＷＳｉ_x膜１８の表面には安
定な酸化膜が形成され、異常酸化を防止できる。

【００４９】最後に、図３に示す如く、ＷＳｉ_x膜１
８，ｎ⁺ 型拡散層１３ｂ，ｐ⁺ 型拡散層１４にそれぞれ
コンタクトするＡｌからなる上層電極配線２５ａ，２５
ｂ，２５ｃを形成する。

【００５０】以上述べたように、本実施例の方法によれ
ば、ＷＳｉ_x膜１８の異常酸化を防止できるので、タン
グステンポリサイド（ＷＳｉ_x膜３４／ポリシリコン膜
３３）の電極配線とＡｌの上層電極配線２５ａとのコン
タクト抵抗を小さくできる。

【００５１】しかも、ＷＳｉ_x膜１８の異常酸化の防止
は、ｐ⁺ 型拡散層１４のイオン注入工程のＷＳｉ_x膜１
８のときに、このＷＳｉ_x膜１８にもイオン注入を行な
ってＷＳｉ_xの非晶質化により実現されているので、工
程数の増加や複雑化を招くものではない。

【００５２】また、実際にコンタクト抵抗を評価したと
ころ、従来法の場合のコンタクト抵抗が数ｋΩ〜無限大
にあるのに対し、本実施例の場合のそれはコンタクトホ
ールのサイズが０．５μｍの場合で１０Ωであった。

【００５３】また、タングステンポリサイド（ＷＳｉ_x
膜３４／ポリシリコン膜３３）の電極配線がｎ型拡散層
１３ａにコンタクトしている部分における、ｎ型拡散層
１３ａとｐ型ウェル１２との接合特性も、従来に比べて
良好であった。

【００５４】図６，図７はそのことを示す測定結果であ
り、図６は従来法によりタングステンポリサイド（ＷＳ
ｉ_x膜３４／ポリシリコン膜３３）を形成した場合のｎ
型拡散層１３ａとｐ型ウェル１２との接合特性（電界強
度・リーク電流特性）を示しており、図７は本実施例の
方法の場合のそれである。なお、これは５１個のチップ
について測定したものである。

【００５５】これら図６，図７から、従来法の場合に
は、逆方向の低電界領域でリーク電流が大きくなるチッ
プが多いが、一方、本実施例の方法の場合には、逆方向
の低電界領域でリーク電流が大きくなるチップが無いこ
とが分かる。なお、従来法で作成されたチップのうち
で、リーク電流が大きかったものをエッチングしてその
表面を観察したところ、転位に対応するピットが多いの
が確認できた。

【００５６】また、本実施例の方法では、上述したよう
に、シリコン基板１１を加熱しながらＷＳｉ_x膜１８の
成膜を行なっているので、電極配線の形成時に結晶質の
ＷＳｉ_x膜１８が得られる。

【００５７】このため、ＷＳｉ_x膜１８を形成した後の
イオン注入によるＷＳｉ_x膜１８の非晶質化前の熱処理
によって、非晶質から結晶質へというＷＳｉ_x膜１８の
変質が起こらないので、ＷＳｉ_x膜１８の体積膨脹に伴
う基板応力を十分小さくできる。したがって、転位等の
結晶欠陥による素子特性の劣化を防止できる。

【００５８】なお、本発明は上述した実施例に限定され
るものではない。例えば、上記実施例では、シリサイド
の金属がＷであるＷＳｉ_xの場合について説明したが、
本発明は他の金属、例えば、Ｔｉ，Ｚｒ，Ｈｆ，Ｖ，Ｎ
ｂ，Ｔａ，Ｃｒ，Ｍｏ，Ｃｏ，Ｎｉ，Ｒｈ，Ｐｄ，Ｉ
ｒ，Ｐｔ等の金属のシリサイドであっても同様な効果が
得られる。その他、本発明の要旨を逸脱しない範囲で、
種々変形して実施できる。

【００５９】

【発明の効果】以上詳述したように本発明によれば、シ
リサイドからなる電極配線の異常酸化や、基板の結晶欠
陥や、工程数の増加や複雑化を招かずに、上記電極配線
と上層の電極配線とのコンタクトを取ることができ、も
って、製品歩留まりや信頼性の大幅な向上が図り得る。

【図面の簡単な説明】

【図１】本発明の一実施例に係る半導体装置の製造方法
を示す前半の素子断面図。

【図２】本発明の一実施例に係る半導体装置の製造方法
を示す後半の素子断面図。

【図３】本発明の一実施例に係る半導体装置の製造方法
により得られる半導体装置の素子断面図。

【図４】本発明の方法により形成したシリサイド膜の昇
降温時の応力変化を示す図。

【図５】従来の方法により形成したシリサイド膜の昇降
温時の応力変化を示す図。

【図６】従来の方法により形成したｎ型拡散層とｐ型ウ
ェルとの接合特性を示す図。

【図７】本発明の方法により形成したｎ型拡散層とｐ型
ウェルとの接合特性を示す図。

【図８】従来の問題点を説明するための図。

【符号の説明】

１１，３１…シリコン基板１２…ｐ型ウェル１３ａ，１３ｂ２…ｎ型拡散層１４…ｐ型拡散層１５，１９，２０，３２，３５，３６…ＳｉＯ₂膜１６，２２ａ，２２ｂ，２２ｃ…コンタクトホール１７，３３…多結晶シリコン膜１８，３４…ＷＳｉ_x膜２１…ＢＰＳＧ膜２３…レジストパターン２４…ＢＦ₂イオン２５…上層電極配線３７…異常酸化物

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/3205

Claims

【特許請求の範囲】

【請求項１】所望の素子加工が施された基板上に結晶質
の金属珪化物からなる電極配線を形成する工程と、前記基板上に層間絶縁膜を形成する工程と、前記電極配線上の前記層間絶縁膜および前記電極配線以
外の領域上の前記層間絶縁膜に開孔部を形成する工程
と、前記電極配線上の前記層間絶縁膜に形成した前記開孔部
内および前記電極配線以外の領域上の前記層間絶縁膜に
形成した前記開孔部のうち少なくとも１つの開孔部内に
イオンを注入する工程と、前記基板に熱処理を施す工程とを有することを特徴とす
る半導体装置の製造方法。
【請求項２】前記結晶質の金属珪化物からなる前記電極
配線を形成する工程は、前記金属珪化物を結晶化しなが
ら形成する工程であることを特徴とする請求項１に記載
の半導体装置の製造方法。