JPH061768B2 - 膜の製造方法 - Google Patents
膜の製造方法Info
- Publication number
- JPH061768B2 JPH061768B2 JP62249722A JP24972287A JPH061768B2 JP H061768 B2 JPH061768 B2 JP H061768B2 JP 62249722 A JP62249722 A JP 62249722A JP 24972287 A JP24972287 A JP 24972287A JP H061768 B2 JPH061768 B2 JP H061768B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- stress
- layer
- forming
- tungsten
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Physical Vapour Deposition (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体基板上への膜の形成方法に関するもので
ある。
ある。
〔従来技術とその問題点） 半導体デバイス製造工程の一環としての成膜工程におい
ては、膜の剥離防止のため、およびデバイス特性向上の
ため、制御された応力を有する膜の作成が必要である。
近年ＭＯＳトランジスタなどの半導体デバイスの微細化
に伴う配線抵抗の増大防止対策のため、配線膜厚および
ゲート電極膜厚は増加する傾向にある。そのため上述の
膜応力増大の効果は顕著になりつつあり、膜応力制御の
要請はますます高まってきている。従来のスパッタ，Ｃ
ＶＤ，蒸着等の個々の単層膜作成方法においては、所望
の膜応力を有する膜が形成できる条件を捜す必要があっ
た。しかし、所望する応力を得る膜作成条件の制御性は
一般に悪く、特に要求頻度の高い応力ゼロ条件付近では
経験上相当悪いことがわかっている。これが膜剥離およ
び応力に起因するデバイス特性劣化につながっていた。
ては、膜の剥離防止のため、およびデバイス特性向上の
ため、制御された応力を有する膜の作成が必要である。
近年ＭＯＳトランジスタなどの半導体デバイスの微細化
に伴う配線抵抗の増大防止対策のため、配線膜厚および
ゲート電極膜厚は増加する傾向にある。そのため上述の
膜応力増大の効果は顕著になりつつあり、膜応力制御の
要請はますます高まってきている。従来のスパッタ，Ｃ
ＶＤ，蒸着等の個々の単層膜作成方法においては、所望
の膜応力を有する膜が形成できる条件を捜す必要があっ
た。しかし、所望する応力を得る膜作成条件の制御性は
一般に悪く、特に要求頻度の高い応力ゼロ条件付近では
経験上相当悪いことがわかっている。これが膜剥離およ
び応力に起因するデバイス特性劣化につながっていた。
本発明の目的は、従来の成膜方法のかかる欠点を克服
し、制御された応力を有する膜の製造方法を提供するこ
とにある。
し、制御された応力を有する膜の製造方法を提供するこ
とにある。
本発明の膜の製造方法は、膜の形成条件の変化による応
力の変化の小さい条件で形成された複数の異なる応力を
有する膜を積層することを特徴としている。
力の変化の小さい条件で形成された複数の異なる応力を
有する膜を積層することを特徴としている。
発明の膜の製造方法の作用を明確化するために、ま
ず、従来の成膜方法の典型的な一例を説明する第２図は
基板５上に１種類の膜である第１層膜１を希望の厚さま
で形成したところである。第３図は成膜条件のあるパラ
メータに対する応力特性を示す図である。縦軸は内部応
力Ｓを、横軸は成膜条件Ｃを示している。例えば希望の
応力がＳ０のとき、成膜条件パラメータＣの値はＣ０と
設定すべきであるが、設定誤差を±ΔＣと見込み、Ｃ０
−ΔＣ＜Ｃ＜Ｃ０＋ΔＣと考えるべきである。
ず、従来の成膜方法の典型的な一例を説明する第２図は
基板５上に１種類の膜である第１層膜１を希望の厚さま
で形成したところである。第３図は成膜条件のあるパラ
メータに対する応力特性を示す図である。縦軸は内部応
力Ｓを、横軸は成膜条件Ｃを示している。例えば希望の
応力がＳ０のとき、成膜条件パラメータＣの値はＣ０と
設定すべきであるが、設定誤差を±ΔＣと見込み、Ｃ０
−ΔＣ＜Ｃ＜Ｃ０＋ΔＣと考えるべきである。
したがつて応力は、 と考えるべきであり、応力の誤差は、 と考えられる。
次に、第１図のように基板５上に異なる応力を有する膜
を、第１層から第ｎ層まで形成した場合を考える。図
中、１は第１層膜、２は第２層膜、３は第３層膜、・・
・、４は第ｎ層膜をそれぞれ示している。このような多
層膜の第ｋ層膜の応力をＳＫ、膜厚をｘＫとする。単層
膜の膜厚誤差Δｘ０と、多層膜の膜厚誤差の合計ΣＫΔ
ｘＫとは同程度であり、ΔＳＫ≪ΔＳ０が成り立つＣＫ
を選ぶことによって、多層膜の平均応力の誤差は、単層
膜のそれに比べて、顕著に改善される。
を、第１層から第ｎ層まで形成した場合を考える。図
中、１は第１層膜、２は第２層膜、３は第３層膜、・・
・、４は第ｎ層膜をそれぞれ示している。このような多
層膜の第ｋ層膜の応力をＳＫ、膜厚をｘＫとする。単層
膜の膜厚誤差Δｘ０と、多層膜の膜厚誤差の合計ΣＫΔ
ｘＫとは同程度であり、ΔＳＫ≪ΔＳ０が成り立つＣＫ
を選ぶことによって、多層膜の平均応力の誤差は、単層
膜のそれに比べて、顕著に改善される。
以下、本発明の典型的な実施例として、２層のタングス
テン膜を平均として低応力で所望の膜厚の膜をシリコン
基板上に形成する方法を説明する。
テン膜を平均として低応力で所望の膜厚の膜をシリコン
基板上に形成する方法を説明する。
所望の平均応力は０±0.05×1010dyn/cm2、膜厚は１６
００Åとする。
００Åとする。
成膜条件は、装置真空室内のアルゴンガス圧を用いて制
御する。ＲＦパワーは３ｋＷ、成膜温度は室温、基板バ
イアスは０Ｖとする。第４図に、スパッタ装置でタング
ステンを蒸着させるときの膜応力のアルゴンガス圧依存
性を示す。第４図のようにＡｒガス圧６mTorrから１０m
Torrまでの広範囲のガス圧にわたって、応力はほぼ一定
値-0.2×1010dyn/cm2を保っており、制御性は良好であ
る。また30Torrから40mTorr までの範囲でも同様に制
御性が良く、応力はほぼ0.4×1010dyn/cm2と一定値を保
っている。
御する。ＲＦパワーは３ｋＷ、成膜温度は室温、基板バ
イアスは０Ｖとする。第４図に、スパッタ装置でタング
ステンを蒸着させるときの膜応力のアルゴンガス圧依存
性を示す。第４図のようにＡｒガス圧６mTorrから１０m
Torrまでの広範囲のガス圧にわたって、応力はほぼ一定
値-0.2×1010dyn/cm2を保っており、制御性は良好であ
る。また30Torrから40mTorr までの範囲でも同様に制
御性が良く、応力はほぼ0.4×1010dyn/cm2と一定値を保
っている。
まず、第５図（ａ）に示すように、シリコン基板６上に
第１層タングステン膜７を、Ａｒガス圧８mTorrで400Å
形成する。続いて、第５図（ｂ）に示すように、第１層
タングステン膜７上に第２層タングステン膜８をＡｒガ
ス圧35mTorrで1200Å形成する。積層膜の平均応力
は、次式によって計算できる。
第１層タングステン膜７を、Ａｒガス圧８mTorrで400Å
形成する。続いて、第５図（ｂ）に示すように、第１層
タングステン膜７上に第２層タングステン膜８をＡｒガ
ス圧35mTorrで1200Å形成する。積層膜の平均応力
は、次式によって計算できる。
＝｛（-1.2）×（400×10-8）＋0.4×（1200 ×10−８）｝／（400×10-8＋1200×10-8) ＝０dyn/cm2 以上のように、第１層膜７および第２層膜８の厚さの比
を１：３とすることによって、平均応力０の条件を得る
ことができる。
を１：３とすることによって、平均応力０の条件を得る
ことができる。
次に平均応力の制御性を評価するために、上述の場合
と、単層膜を応力０dyn/cm2，膜圧1600Åで形成した場
合とを比較してみる。Ａｒガス圧の制御性は±２mTorr
程度であるので、第４図より、６mTorrから10mTorrま
で、および30mTorrから40mTorrまでは、応力はほぼ一定
値を保持し、応力ばらつきは無視できるほど小さい。ま
た26mTorrの条件では、平均応力は０dyn/cm2、そのとき
の応力ばらつきが±0.25×1010dyn／ｃｍ２であること
がわかる。従って単層膜の応力ばらつきは±0.25×1010
dyn/cm2である。膜厚ばらつきは一般に±5％程度である
ので、本発明を用いることによって二層膜の平均応力ば
らつきは±0.03×1010dyn／cm2となり、応力制御性は格
段と改善させる。
と、単層膜を応力０dyn/cm2，膜圧1600Åで形成した場
合とを比較してみる。Ａｒガス圧の制御性は±２mTorr
程度であるので、第４図より、６mTorrから10mTorrま
で、および30mTorrから40mTorrまでは、応力はほぼ一定
値を保持し、応力ばらつきは無視できるほど小さい。ま
た26mTorrの条件では、平均応力は０dyn/cm2、そのとき
の応力ばらつきが±0.25×1010dyn／ｃｍ２であること
がわかる。従って単層膜の応力ばらつきは±0.25×1010
dyn/cm2である。膜厚ばらつきは一般に±5％程度である
ので、本発明を用いることによって二層膜の平均応力ば
らつきは±0.03×1010dyn／cm2となり、応力制御性は格
段と改善させる。
本発明の膜の製造方法により、多層膜の平均応力を設計
し、かつ設計どおりに設定することが可能となり、膜の
剥離防止ができるとともに、膜応力に起因するデバイス
特性の劣化を減少させることができるので、超高集積回
路の信頼性向上において卓抜した効果をなすことができ
る。
し、かつ設計どおりに設定することが可能となり、膜の
剥離防止ができるとともに、膜応力に起因するデバイス
特性の劣化を減少させることができるので、超高集積回
路の信頼性向上において卓抜した効果をなすことができ
る。
第１図は、本発明に係る多層膜の概略断面図、 第２図は、単層膜の概略断面図、 第３図は、成膜条件のあるパラメータに対する応力の一
例を示す図、 第４図は、スパッタ装置でタングステンを蒸着させると
きの膜応力のアルゴンガス圧依存性を示すグラフ、 第５図は、シリコン基板上応力の制御されたタングステ
ン膜を形成する実施例を説明するための図である。 １・・・・・第１層膜 ２・・・・・第２層膜 ３・・・・・第３層膜 ４・・・・・第ｎ層膜 ５・・・・・基板 ６・・・・・シリコン基板 ７・・・・・タングステン膜第１層 ８・・・・・タングステン膜第２層
例を示す図、 第４図は、スパッタ装置でタングステンを蒸着させると
きの膜応力のアルゴンガス圧依存性を示すグラフ、 第５図は、シリコン基板上応力の制御されたタングステ
ン膜を形成する実施例を説明するための図である。 １・・・・・第１層膜 ２・・・・・第２層膜 ３・・・・・第３層膜 ４・・・・・第ｎ層膜 ５・・・・・基板 ６・・・・・シリコン基板 ７・・・・・タングステン膜第１層 ８・・・・・タングステン膜第２層
Claims (1)
- 【請求項１】膜の形成条件の変化による応力の変化の小
さい条件で形成された複数の異なる応力を有する膜を積
層することを特徴とする膜の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62249722A JPH061768B2 (ja) | 1987-10-05 | 1987-10-05 | 膜の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62249722A JPH061768B2 (ja) | 1987-10-05 | 1987-10-05 | 膜の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0193117A JPH0193117A (ja) | 1989-04-12 |
| JPH061768B2 true JPH061768B2 (ja) | 1994-01-05 |
Family
ID=17197224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62249722A Expired - Lifetime JPH061768B2 (ja) | 1987-10-05 | 1987-10-05 | 膜の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH061768B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2538664B2 (ja) * | 1989-02-28 | 1996-09-25 | 沖電気工業株式会社 | 半導体装置の製造方法 |
| JP3221381B2 (ja) | 1997-11-21 | 2001-10-22 | 日本電気株式会社 | 半導体装置の製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5745931A (en) * | 1980-09-04 | 1982-03-16 | Fujitsu Ltd | Semiconductor device with multilayer passivation film and manufacture thereof |
| JPS60126839A (ja) * | 1983-12-13 | 1985-07-06 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPS62217419A (ja) * | 1986-03-17 | 1987-09-24 | Mitsubishi Electric Corp | 垂直磁気記録媒体及びその製造方法 |
-
1987
- 1987-10-05 JP JP62249722A patent/JPH061768B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5745931A (en) * | 1980-09-04 | 1982-03-16 | Fujitsu Ltd | Semiconductor device with multilayer passivation film and manufacture thereof |
| JPS60126839A (ja) * | 1983-12-13 | 1985-07-06 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPS62217419A (ja) * | 1986-03-17 | 1987-09-24 | Mitsubishi Electric Corp | 垂直磁気記録媒体及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0193117A (ja) | 1989-04-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5963827A (en) | Method for producing via contacts in a semiconductor device | |
| JPS6060720A (ja) | 半導体デバイス作成方法 | |
| US5911857A (en) | Method for forming metal wiring of semiconductor devices | |
| US5583074A (en) | Semiconductor circuit | |
| JPH05267471A (ja) | 半導体装置の製造方法 | |
| JPH061768B2 (ja) | 膜の製造方法 | |
| JPS60115221A (ja) | 半導体装置の製造方法 | |
| US20030186498A1 (en) | Method for fabricating metal interconnection with reliability using ionized physical vapor deposition | |
| JP3328359B2 (ja) | 半導体装置の製造方法 | |
| JP3099406B2 (ja) | 集積回路の多層配線構造 | |
| US6551928B2 (en) | Method of forming a semiconductor device with a multi-layer WSix film with small grain size structure | |
| US6309963B1 (en) | Method for manufacturing semiconductor device | |
| JP2716156B2 (ja) | 半導体装置の製造方法 | |
| JPH1197531A (ja) | 半導体装置の製造方法 | |
| US20050181600A1 (en) | Method of forming a semiconductor device having a Ti/TiN/Ti<002>/a1<111> laminate | |
| JPH04256313A (ja) | 半導体装置の製造方法 | |
| KR100286253B1 (ko) | 질소플라즈마를 이용한 선택적 금속박막 증착방법 및 그를 이용한 다층금속 연결배선 방법 | |
| JP2753098B2 (ja) | 半導体装置の製造方法 | |
| JPH0487328A (ja) | 半導体装置の製造方法 | |
| JPH11297699A (ja) | 拡散バリア層およびその製造方法 | |
| JPH04326521A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH0661228A (ja) | 半導体装置及びその製造方法 | |
| JP2723560B2 (ja) | 半導体装置の製造方法 | |
| JPH088251A (ja) | 半導体装置の製造方法 | |
| JPH05206297A (ja) | 半導体装置の製造方法 |