JPH0614721B2

JPH0614721B2 - 画像表示装置

Info

Publication number: JPH0614721B2
Application number: JP59181883A
Authority: JP
Inventors: 強青木; 三朗小林; 実臼井
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1984-08-31
Filing date: 1984-08-31
Publication date: 1994-02-23
Anticipated expiration: 2009-02-23
Also published as: JPS6160088A

Description

【発明の詳細な説明】［発明の技術分野］本発明は表示パネルを用いた小型テレビジョン受像機に
おける画像表示装置に関する。

［従来技術とその問題点］近年、ＣＲＴに代って液晶表示パネルを用いた携帯用の
液晶テレビジョン受像機が実用化されている。現在、日
本のテレビジョン放送ではＮＴＳＣ方式が使用されてい
るが、このＮＴＳＣ方式において、垂直の走査周期を１
フィールドとすると、そのフィールドの水平走査線数は
２６２．５本になる。これに対して例えば１２０×１６
０画素の液晶表示パネルを用いた場合、走査側電極は１
２０本で、ビデオ信号の１フィールド間の有効走査線数
の約1/2になり、２走査期間毎に走査側電極１本を表示
駆動する。従って、上記液晶表示パネルを用いた液晶テ
レビジョン受像機では、１バックプレート期間はビデオ
信号における２水平走査期間にあたるが、従来ではその
間に１水平走査期間分のビデオ信号のみのデータをサン
プリングし、そのデータにより１バックプレート期間
（走査側電極が選択されている走査期間）の表示を行な
うようにしている。このように従来の液晶テレビジョン
受像機では、通常のテレビジョン受像機の半分程度のビ
デオ信号しか取入れていない。このため、たまたま採用
した水平走査期間のビデオ信号にノイズが含まれていて
も、そのまま１バックプレートの期間に亘って表示され
てしまう。さらに、前後に隣り合った一連のビデオ信号
がかなり異なったものである場合でも、そのうちの一方
しか採用されないので、表示品質が悪くなる。

［発明の目的］本発明は上記の点に鑑みてなされたもので、１フィール
ド周期の水平の有効走査線数よりも、走査側電極の本数
の方が少ない表示パネルを用いた小型テレビジョン受像
機において、画像品質を向上して鮮明な画像を表示し得
る画像表示装置を提供することを目的とする。

［発明の要点］本発明は、走査側電極とセグメント電極がマトリクス状
に配列され、映像信号を表示するための画像表示装置に
おいて、上記走査側電極を、上記映像の１走査線期間よ
りも長い走査期間をもって互いに重ならないように順次
走査する走査手段と、上記走査側電極の各走査期間を少
なくとも第１の期間と第２の期間に分割するとともに、
上記セグメント電極に、上記第１の期間中は上記映像信
号の１走査線分のデータを供給し、上記第２の期間中は
上記映像信号の他の１走査線分のデータを供給する手段
とを具備したことを特徴とするものである。

［発明の実施例］以下図面を参照して本発明の第１実施例を説明する。第
１図は、１２０×１６０画素の液晶テレビジョン受像機
に実施した場合の例を示したものである。同図におい
て、１はＡ／Ｄ変換回路で、前段の映像増幅回路（図示
せず）から送られてくるビデオ信号を４ビットのデジタ
ル信号Ｄ_１〜Ｄ_４に変換し、制御回路２へ出力する。ま
た、３は同期分離回路で、上記映像増幅回路より送られ
てくるビデオ信号から水平同期信号及び垂直同期信号を
分離し、制御回路２へ出力する。この制御回路２は、詳
細を後述するように上記同期分離回路３において分離さ
れた同期信号に従って第３図に示す各種タイミング信号
を発生し、セグメント側シフトレジスタ４、ラッチ回路
５、階調信号作成回路６、セグメント側アナログマルチ
プレクサ７、コモン側（走査側）シフトレジスタ８、コ
モン側（走査側）アナログマルチプレクサ９に供給す
る。上記シフトレジスタ５は、４ビット×１６０段の構
成で、制御回路２から出力される４ビットのデータＤ_１
〜Ｄ_４をクロックパルスnyに同期して入力データを読
込み、階調信号作成回路６へ出力する。この階調信号作
成回路６は、制御回路２からのタイミング信号ny及び
タイミング信号ｃに同期して動作し、ラッチ回路５の
ラッチデータに応じて階調信号を作成し、セグメント側
アナログマルチプレクサ７へ出力する。また、このマル
チプレクサ７には、液晶駆動電圧発生回路10から駆動電
圧Ｖ_０、Ｖ_２、Ｖ_３、Ｖ_５が供給されると共に、制御回
路２からフレーム信号φ_Ｆが供給される。上記マルチプ
レクサ７は、上記階調信号及びフレーム信号φ_Ｆに応じ
て液晶駆動電圧を選択し、１２０×１６０画素の液晶表
示パネル11のセグメント電極を表示駆動する。また一
方、上記コモン側シフトレジスタ８は、１ビット×１２
０段構成で、制御回路２から与えられるタイミング信号
ｘをタイミング信号nxにより読込んで順次シフトす
る。そして、このコモン側シフトレジスタ８の出力は、
コモン側アナログマルチプレクサ９へ送られる。また、
このマルチプレクサ９には、上記液晶駆動電圧発生回路
10から液晶駆動電圧Ｖ_０、Ｖ_１、Ｖ_４、Ｖ_５が供給され
る。上記液晶駆動電圧発生回路10は、Ｖ_０〜Ｖ_５の液晶
駆動電圧を発生し、上記したように駆動電圧Ｖ_０、
Ｖ_２、Ｖ_３、Ｖ_５をマルチプレクサ７に供給し、駆動電
圧Ｖ_０、Ｖ_１、Ｖ_４、Ｖ_５をマルチプレクサ９に供給す
る。このマルチプレクサ９は、シフトレジスタ８からの
データに応じて液晶表示パネル11のコモン電極を駆動す
る。

次に上記制御回路２の要部詳細について第２図により説
明する。同図において、21、22はタイミング回路であ
る。上記タイミング回路21は水晶振動子23からの信号を
基に基本クロックパルス_１、_２を発生する。また、
上記タイミング回路22は、同期分離回路３からの水平同
期信号φｈ及び垂直同期信号φｖよって基準クロックパ
ルスφh1、φh2を発生する。この基準クロックパルスφ
h1、φh2は、水平同期信号φｈの２倍の周波数を持ち、
位相が１８０度異なったパルスである。そして、上記タ
イミング回路21から出力されるクロックパルス_１は、
１６０進のカウンタ24にカウントクロックとして入力さ
れ、また、クロックパルス_２はカウンタ／デコーダ25
にカウントクロックとして入力される。そして、上記カ
ウンタ24の出力はフリップフロップ26のセット端子Ｓに
入力され、このフリップフロップ26の出力がチップイ
ネーブル信号▲▼として出力される。上記カウンタ
24及びフリップフロップ26は、タイミング回路22から出
力される基準クロックパルスφh1によりリセットされ
る。また上記カウンタ／デコーダ25の出力はインバータ
27を介してタイミング信号ｃとして出力される。この
タイミング信号ｃは、上記タイミング信号nyが出力
される１水平走査期間に、それぞれ１４発づつ出力され
る。また、上記タイミング回路22から出力される基準ク
ロックパルスφh1は、５２５進のカウント28及び２進の
カウンタ29により順次カウントされ、フレーム信号φ_Ｆ
として出力される。さらに、上記カウンタ28のカウンタ
内容は、デコーダ30へ送られる。このデコーダ30は、カ
ウンタ28のカウント値が例えば「２７」になった時に
“１”信号を出力するもので、そのデコード出力はラッ
チ回路31へ送られ、このラッチ回路31においてタイミン
グ信号ｘが作成される。また、上記タイミング回路22
から出力される基準クロックパルスφh2は、２進カウン
タ32及び４進カウンタ33にカウントパルスとして入力さ
れる。上記２進カウンタ32及び４進カウンタ33は、カウ
ンタ28の出力によってリセットされるもので、その出力
はタイミング回路22から出力される基準クロックパルス
φh1と共にナンド回路34、35にそれぞれ入力される。そ
して、ナンド回路34の出力がタイミング信号nyとして
出力され、ナンド回路35の出力がタイミング信号nxと
して出力される。また、上記ナンド回路34の出力は、イ
ンバータ36を介してカウンタ／デコーダ25にリセット信
号として入力される。また、ナンド回路35の出力は、ラ
ッチ回路31に動作タイミング信号として入力される。こ
のラッチ回路31は、例えばフリップフロップ及び遅延回
路により構成され、クロックパルス_１によりデコーダ
30の出力を読込み、垂直同期信号φｖに同期したタイミ
ング信号ｘを略１バックプレートの期間出力する。

次に上記実施例の動作を説明する。第２図に示す制御回
路２において、タイミング回路22から出力される基準ク
ロックパルスφh2が２進カウンタ32でカウントされ、そ
のカウント出力によりナンド回路34がゲート制御され
る。この結果、基準クロックパルスφh1がナンド回路34
を介して１つおきに取出され、第３図に示すようにタイ
ミング信号nyとして出力される。また、タイミング回
路22から出力される基準クロックパルスφh2は、４進カ
ウンタ33でカウントされ、そのカウント出力によりナン
ド回路35がゲート制御される。この結果、基準クロック
パルスφh1がナンド回路35において４進カウンタ33の出
力に応じて制御され、タイミング信号nxとして出力さ
れる。このタイミング信号nxは、上記タイミング信号
nyに対して２倍の周期で出力されるもので、その１周
期が１バックプレート期間に相当する。すなわち、タイ
ミング信号nxによって規定される１バックプレート期
間が、タイミング信号nyによって二つの期間に分割さ
れていることになる。また、タイミング回路22から出力
される基準クロックパルスφh1は、５２５進カウンタ28
へ送られる。この５２５進カウンタ28は、垂直同期信号
φｖに同期してリセットされ、その後、基準クロックパ
ルスφh1によりカウント動作を開始する。そして、この
カウンタ28の出力は、２進カウンタ29でカウントされ、
フレーム信号φ_Ｆとして出力される。また、上記カウン
タ28のカウント値が「２７」に達すると、デコーダ30の
出力が“１”となり、クロックパルスφ_１によりラッチ
回路31に読込まれ、タイミング信号ｘとして出力され
る。そして、このタイミング信号ｘが略１バックプレ
ートの期間出力されると、上記ラッチ回路31がリセット
される。一方、タイミング回路21から出力されるクロッ
クパルスφ_１は、１６０進カウンタ24によりカウントさ
れ、そのカウント出力によりフリップフロップ26がセッ
トされる。このフリップフロップ26は、その後、タイミ
ング回路22から出力される基準クロックパルスφh2によ
りリセットされるので、その出力端子から出力される
信号がチップイネーブル信号▲▼となる。このチッ
プイネーブル信号▲▼は、第３図に示すようにビデ
オ信号の各水平周期ｄ_１、ｄ_２、…に対応して出力され
る。そして、上記チップイネーブル信号▲▼の出力
タイミングにおいては、それぞれ１６０発のクロックパ
ルスφ_１がタイミング回路21から出力される。また、タ
イミング回路21から出力されるクロックパルスφ_２は、
カウンタ／デコーダ25によりカウントされる。このカウ
ンタ／デコーダ25は、クロックパルスφ_２をカウント
し、一定カウント毎に“１”信号を出力する。このカウ
ンタ／デコーダ25の出力は、インバータ27を介してタイ
ミング信号ｃとして出力されるもので、１水平周期毎
に１４発出力される。上記のようにして制御回路２から
は、第３図に示す各種タイミング信号が出力される。

しかして、第１図において、制御回路２からコモン側シ
フトレジスタ８に送られるタイミング信号ｘは、上記
したように垂直同期信号に同期して略１バックプレート
の期間出力される。このタイミング信号ｘは、制御回
路２から１バックプレート期間毎に出力されるタイミン
グ信号nxによりコモン側シフトレジスタ８に読込まれ
ると共に、シフトレジスタ８内を順次シフトされる。従
って、シフトレジスタ８からは、第３図に示すように１
バックプレートの時間幅を持つ信号Ｘ１、Ｘ２、…が順
次出力され、コモン側アナログマルチプレクサ９へ送ら
れる。このマルチプレクサ９は、シフトレジスタ８から
の信号に応じて液晶駆動信号Ｖ_０、Ｖ_１、Ｖ_４、Ｖ_５を
液晶表示パネル11に供給してコモン電極を駆動する。す
なわち、上記信号Ｘ１は１バックプレート期間ａ１、信
号Ｘ２は次の１バックプレート期間ａ２、…と、各々の
コモン電極を順次選択する。また、上記マルチプレクサ
９は、フレーム信号φ_Ｆに同期して液晶駆動信号を反転
させる。

一方、Ａ／Ｄ変換回路１は、制御回路２から出力される
チップイネーブル信号▲▼により動作し、映像増幅
回路から送られてくるビデオ信号を第３図に示すように
各水平走査期間ｄ_１、ｄ_２、…においてサンプリング
し、４ビットのデジタル信号に変換して制御回路２へ出
力する。この制御回路２は、Ａ／Ｄ変換回路１からデー
タＤ_１〜Ｄ_４が送られてくると、このデータＤ_１〜Ｄ_４
と共にクロックパルス_１をセグメント側シフトレジス
タ４へ送出する。このシフトレジスタ４は、制御回路２
からのデータＤ_１〜Ｄ_４をクロックパルス_１に同期し
て順次読込む。そして、このシフトレジスタ４の全桁に
データが読込まれると、制御回路２からラッチパルス
nyが出力され、シフトレジスタ４の保持データがラッチ
回路５にラッチされて階調信号作成回路６へ送られる。
この階調信号作成回路６は、ラッチ回路５からのデータ
に応じてクロックｃをカウントして階調信号を作成
し、マルチプレクサ７に出力する。このマルチプレクサ
７は、階調信号作成回路６からの階調信号に応じて液晶
駆動信号Ｖ_０、Ｖ_２、Ｖ_３、Ｖ_５を液晶表示パネル11へ
供給し、セグメント電極を表示駆動する。この場合、マ
ルチプレクサ７は、フレーム信号φ_Ｆにに同期して液晶
駆動信号Ｖ_０、Ｖ_２、Ｖ_３、Ｖ_５を反転し、液晶表示パ
ネル11をダイナミック駆動している。上記のようにし
て、制御回路２から出力されるデータに応じて階調信号
が作成され、液晶表示パネル11が駆動されるが、１バッ
クプレート期間の前半と後半にそれぞれラッチパルスス
nyが出力され、シフトレジスタ４の保持データがラッ
チ回路５にラッチされる。例えば第３図に示すようにコ
モン電極駆動信号Ｘ１が出力されているタイミングにお
いて、その前半ｂ１ではその時シフトレジスタ４に保持
されているビデオ信号ｄ１がラッチパルスnyによりラ
ッチ回路５にラッチされ、階調信号作成回路６へ送られ
る。そして、この階調信号作成回路６より階調信号が作
成され、マルチプレクサ７を介して液晶表示パネル11が
表示駆動される。また、上記コモン電極駆動信号Ｘ１の
出力タイミングの前半ｂ１おいては、制御回路２から出
力されるビデオ信号ｄ２がシフトレジスタ４に書込まれ
る。そして、このシフトレジスタ４に書込まれたデータ
は、上記コモン電極駆動信号Ｘ１の出力タイミングの後
半ｃ１においてラッチ回路５にラッチされ、階調信号作
成回路６へ送られる。そして、この階調信号作成回路６
より階調信号が作成され、マルチプレクサ７を介して液
晶表示パネル11が表示駆動される。上記のようにして１
バックプレート期間の前半ｂと後半ｃに於いて表示デー
タが切換えられ、１バックプレート期間に２水平走査期
間分のビデオ信号が表示される。

［発明の効果］本発明は、走査側電極を、映像信号の１走査線期間より
も長い走査期間をもって互いに重ならないように順次走
査し、各走査期間を少なくとも第１の期間と第２の期間
に分割するとともに、セグメント電極に、上記第１の期
間中は上記映像信号の１走査線分のデータを供給し、上
記第１の期間中は上記映像信号の他の１走査線分のデー
タを供給するようにしたので、映像信号を捨てずに情報
量を増やし、映像品質を向上することができる。しかも
輪郭がぼやけず、ノイズが混入してもその影響を最小限
に留めることができるという効果を有する。

【図面の簡単な説明】

図面は本発明の一実施例を示すもので、第１図は回路構
成を示すブロック図、第２図は第１図における制御回路
の詳細を示す図、第３図は動作を説明するためのタイミ
ングチャートである。１……Ａ／Ｄ変換回路、２……制御回路、３……同期分
離回路、４……セグメント側シフトレジスタ、５……ラ
ッチ回路、６……階調信号作成回路、７……セグメント
側アナログマルチプレクサ、８……コモン側シフトレジ
スタ、９……コモン側アナログマルチプレクサ、10……
液晶駆動電圧発生回路、11……液晶表示パネル、21、22
……タイミング回路、24……１６０進カウンタ、25……
カウンタ／デコーダ、28……カウンタ、29……２進カウ
ンタ、30……デコーダ、31……ラッチ回路、32……２進
カウンタ、33……４進カウンタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者臼井実東京都西多摩郡羽村町栄町３丁目２番１号カシオ計算機株式会社羽村技術センター内 (56)参考文献特開昭58−31387（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】走査側電極とセグメント電極がマトリクス
状に配列され、映像信号を表示するための画像表示装置
において、上記走査側電極を、上記映像の１走査線期間よりも長い
走査期間をもって互いに重ならないように順次走査する
走査手段と、上記走査側電極の各走査期間を少なくとも第１の期間と
第２の期間に分割するとともに、上記セグメント電極
に、上記第１の期間中は上記映像信号の１走査線分のデ
ータを供給し、上記第２の期間中は上記映像信号の他の
１走査線分のデータを供給する手段とを具備したことを
特徴とする画像表示装置。