JPH06140595A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH06140595A JPH06140595A JP4290100A JP29010092A JPH06140595A JP H06140595 A JPH06140595 A JP H06140595A JP 4290100 A JP4290100 A JP 4290100A JP 29010092 A JP29010092 A JP 29010092A JP H06140595 A JPH06140595 A JP H06140595A
- Authority
- JP
- Japan
- Prior art keywords
- film
- capacitor
- insulating film
- forming
- storage node
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 本発明は、メモリセルを有する半導体装置に
おけるキャパシタ部の製法に関するもので、キャパシタ
部の占有面積を広げることなく、実効面積を大きくして
キャパシタ容量を増加することを目的とするものであ
る。 【構成】 本発明は前記キャパシタ部の形成方法とし
て、酸化膜２８，３０と窒化膜２７，２９，３１を交互
に積層し、その層の所定箇所にコンタクトホール３２を
形成した後、前記酸化膜３１を一部除去して前記窒化膜
２７，２９，３１間に隙間３３，３４ができるように
し、その窒化膜２７，２９，３１上にストレージ電極用
の膜（ポリシリコン）３５を形成し、前記酸化膜２８，
３０と窒化膜２９，３１を除去し、残った前記ストレー
ジノード電極用膜３５の上にキャパシタ絶縁膜３６、そ
の上にセルプレート電極用膜３７を形成するようにした
ものである。即ち、キャパシタ部を折り返し形にしたも
のである。なお、第２の実施例として別の製法もあげて
ある。
おけるキャパシタ部の製法に関するもので、キャパシタ
部の占有面積を広げることなく、実効面積を大きくして
キャパシタ容量を増加することを目的とするものであ
る。 【構成】 本発明は前記キャパシタ部の形成方法とし
て、酸化膜２８，３０と窒化膜２７，２９，３１を交互
に積層し、その層の所定箇所にコンタクトホール３２を
形成した後、前記酸化膜３１を一部除去して前記窒化膜
２７，２９，３１間に隙間３３，３４ができるように
し、その窒化膜２７，２９，３１上にストレージ電極用
の膜（ポリシリコン）３５を形成し、前記酸化膜２８，
３０と窒化膜２９，３１を除去し、残った前記ストレー
ジノード電極用膜３５の上にキャパシタ絶縁膜３６、そ
の上にセルプレート電極用膜３７を形成するようにした
ものである。即ち、キャパシタ部を折り返し形にしたも
のである。なお、第２の実施例として別の製法もあげて
ある。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置、中でも
スタック型キャパシタ構造を有する半導体装置のそのキ
ャパシタ部を中心にした構造と製法に関するものであ
る。
スタック型キャパシタ構造を有する半導体装置のそのキ
ャパシタ部を中心にした構造と製法に関するものであ
る。
【０００２】
【従来の技術】従来、キャパシタを有する半導体装置の
代表であるＤＲＡＭ（ダイナミックランダム アクセス
メモリ）などにおけるキャパシタ部は平面型であり、
半導体基板上に下部電極（ストレージノードと言い、一
般に材料はポリシリコン）、その上にキャパシタ絶縁膜
（誘電体膜であり、一般に酸化膜、あるいは酸化膜／窒
化膜／酸化膜の３層の構造であったりする）、そしてそ
の上に上部電極（セルプレートと言い、一般に材料はポ
リシリコン）を平面的に積層してある。その例を図４に
示し、簡単に説明しておく。
代表であるＤＲＡＭ（ダイナミックランダム アクセス
メモリ）などにおけるキャパシタ部は平面型であり、
半導体基板上に下部電極（ストレージノードと言い、一
般に材料はポリシリコン）、その上にキャパシタ絶縁膜
（誘電体膜であり、一般に酸化膜、あるいは酸化膜／窒
化膜／酸化膜の３層の構造であったりする）、そしてそ
の上に上部電極（セルプレートと言い、一般に材料はポ
リシリコン）を平面的に積層してある。その例を図４に
示し、簡単に説明しておく。
【０００３】図４は従来のスタック型メモリセルの構造
を示す断面図である。このような構造のスタック型メモ
リセルの製造方法は、シリコン基板１上にフィールド酸
化膜２を形成し、ゲート酸化膜３、ポリシリコンまたは
ポリサイドによるゲート電極４を形成する。
を示す断面図である。このような構造のスタック型メモ
リセルの製造方法は、シリコン基板１上にフィールド酸
化膜２を形成し、ゲート酸化膜３、ポリシリコンまたは
ポリサイドによるゲート電極４を形成する。
【０００４】その後、酸化膜によるサイドウォール５を
形成し、イオン注入することで、ソースドレイン領域６
を形成する。以上でメモリセルのトランスファゲートが
形成される。
形成し、イオン注入することで、ソースドレイン領域６
を形成する。以上でメモリセルのトランスファゲートが
形成される。
【０００５】その上に、ＣＶＤ（化学的気相成長）法に
よる酸化膜７を形成し、ホトリソ（ホトリソグラフィ）
／エッチングによりキャパシタコンタクトのためのコン
タクトホール８を形成する。
よる酸化膜７を形成し、ホトリソ（ホトリソグラフィ）
／エッチングによりキャパシタコンタクトのためのコン
タクトホール８を形成する。
【０００６】この後、ポリシリコンを成長し、イオン注
入法やリン拡散法で不純物を拡散し、ホトリソ／エッチ
ング法により、ストレージノードのための膜９を形成す
る。その後、その上にキャパシタ絶縁膜１０となる窒化
膜を成長し、その上に再度ポリシリコンを成長し、不純
物を拡散し、ホトリソ／エッチング法により、セルプレ
ート１１を形成する。
入法やリン拡散法で不純物を拡散し、ホトリソ／エッチ
ング法により、ストレージノードのための膜９を形成す
る。その後、その上にキャパシタ絶縁膜１０となる窒化
膜を成長し、その上に再度ポリシリコンを成長し、不純
物を拡散し、ホトリソ／エッチング法により、セルプレ
ート１１を形成する。
【０００７】次に、ＣＶＤ法により酸化膜１２による絶
縁膜を形成し、ホトリソ／エッチングにより、データ膜
のコンタクト１３ａを形成する。その後、ポリシリコン
／ポリサイド等により、データ線１４ａを形成すると、
スタック型のメモリセルが形成される。即ちキャパシタ
部９，１０，１１は平面的である。
縁膜を形成し、ホトリソ／エッチングにより、データ膜
のコンタクト１３ａを形成する。その後、ポリシリコン
／ポリサイド等により、データ線１４ａを形成すると、
スタック型のメモリセルが形成される。即ちキャパシタ
部９，１０，１１は平面的である。
【０００８】
【発明が解決しようとする課題】しかしながら、上記構
造のキャパシタでは、デバイスの微細化が進むにつれキ
ャパシタの占有面積が小さくなるため、容量不足となり
デバイスの規格を満たさないという問題があった。
造のキャパシタでは、デバイスの微細化が進むにつれキ
ャパシタの占有面積が小さくなるため、容量不足となり
デバイスの規格を満たさないという問題があった。
【０００９】この発明は、以上述べたキャパシタの容量
不足の問題点を除去するため、キャパシタ部を折り返し
形の構造とし、微少面積においても十分な容量が得られ
るスタック型キャパシタを提供するものである。
不足の問題点を除去するため、キャパシタ部を折り返し
形の構造とし、微少面積においても十分な容量が得られ
るスタック型キャパシタを提供するものである。
【００１０】
【課題を解決するための手段】本発明は前記目的達成の
ため、半導体装置のキャパシタ部の形成方法として、第
１の実施例では、窒化膜（第１の絶縁膜）と酸化膜（第
２の絶縁膜）とを交互に積層形成して、その一部所定箇
所にコンタクトホールを形成し、前記酸化膜を一部除去
して、前記窒化膜間のコンタクトホール側に隙間ができ
るようにした後、その窒化膜上にストレージノード用膜
を形成して、残った前記酸化膜、窒化膜を除去し、前記
ストレージノード用膜の上にキャパシタ絶縁膜、さらに
その上にセルプレート用膜を形成するようにしたもので
あり、第２の実施例では、第１のストレージノード用
膜、キャパシタ絶縁膜、セルプレート用膜をまず形成
し、その第１のセルプレート膜の上に第２のキャパシタ
絶縁膜を形成して、所定箇所にコンタクトホールを形成
し、その側壁に絶縁膜を形成して前記第１、第２のキャ
パシタ絶縁膜に接触するようにし、さらにその上に第２
のストレージノード膜を形成するようにして、それを繰
り返すようにしたもので、いずれの方法でもキャパシタ
部を折り返し形の構造にしたものである。
ため、半導体装置のキャパシタ部の形成方法として、第
１の実施例では、窒化膜（第１の絶縁膜）と酸化膜（第
２の絶縁膜）とを交互に積層形成して、その一部所定箇
所にコンタクトホールを形成し、前記酸化膜を一部除去
して、前記窒化膜間のコンタクトホール側に隙間ができ
るようにした後、その窒化膜上にストレージノード用膜
を形成して、残った前記酸化膜、窒化膜を除去し、前記
ストレージノード用膜の上にキャパシタ絶縁膜、さらに
その上にセルプレート用膜を形成するようにしたもので
あり、第２の実施例では、第１のストレージノード用
膜、キャパシタ絶縁膜、セルプレート用膜をまず形成
し、その第１のセルプレート膜の上に第２のキャパシタ
絶縁膜を形成して、所定箇所にコンタクトホールを形成
し、その側壁に絶縁膜を形成して前記第１、第２のキャ
パシタ絶縁膜に接触するようにし、さらにその上に第２
のストレージノード膜を形成するようにして、それを繰
り返すようにしたもので、いずれの方法でもキャパシタ
部を折り返し形の構造にしたものである。
【００１１】
【作用】前述したように本発明は、キャパシタ部の構造
を折り返し形になるよう形成したので、キャパシタ部の
占有面積を広げることなく、実効面積を広くすることが
でき、キャパシタ容量も大幅に増加できる。
を折り返し形になるよう形成したので、キャパシタ部の
占有面積を広げることなく、実効面積を広くすることが
でき、キャパシタ容量も大幅に増加できる。
【００１２】
【実施例】図１ないし図２に本発明の第１の実施例の製
造工程を示し、以下に説明する。
造工程を示し、以下に説明する。
【００１３】まず、図１（ａ）に示すように、Ｐ型シリ
コン基板２１上に選択酸化法により、分離酸化膜２２を
形成する。酸化膜厚は２０００〜６０００Åである。こ
の後図１（ｂ）のように、熱酸化法によりゲート酸化膜
２３を５０〜２００Å成長し、ゲート電極２４となるポ
リシリコンを５００〜５０００Å成長し、リンやヒ素を
ドーピングする。この後、ホト・エッチ（ホトリソグラ
フィ・エッチング）法によりゲート電極２４をパターニ
ングする。次いで、ＣＶＤ法で酸化膜を１０００〜５０
００Å成長し、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅ
ｔｃｈｉｎｇ）法でエッチングして、サイドウォール２
５を形成する。イオン注入法でリン又はヒ素を打ち込ん
で、ソース・ドレイン２６を形成する。以上は従来技術
と同様である。この後、前記構造の上に図１（ｃ）のよ
うに、ＣＶＤ法により窒化膜２７を１０００Å成長し、
さらに酸化膜２８を１０００〜５０００Å成長し、熱的
にリフローして平坦にする。その上に、再度窒化膜２
９、酸化膜３０、窒化膜３１を上記同様の膜厚で成長す
る。この後、図１（ｄ）のように、ホト・エッチ法によ
りキャパシタコンタクトのためのコンタクトホール３２
を開孔する。さらに、フッ酸を含むウエット系のエッチ
ャントにより、酸化膜２８及び３０を等方的にエッチン
グすると、図１（ｅ）のように前記コンタクトホール３
２側壁側から酸化膜２８，３０が除去され隙間３３，３
４ができた形となる。
コン基板２１上に選択酸化法により、分離酸化膜２２を
形成する。酸化膜厚は２０００〜６０００Åである。こ
の後図１（ｂ）のように、熱酸化法によりゲート酸化膜
２３を５０〜２００Å成長し、ゲート電極２４となるポ
リシリコンを５００〜５０００Å成長し、リンやヒ素を
ドーピングする。この後、ホト・エッチ（ホトリソグラ
フィ・エッチング）法によりゲート電極２４をパターニ
ングする。次いで、ＣＶＤ法で酸化膜を１０００〜５０
００Å成長し、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅ
ｔｃｈｉｎｇ）法でエッチングして、サイドウォール２
５を形成する。イオン注入法でリン又はヒ素を打ち込ん
で、ソース・ドレイン２６を形成する。以上は従来技術
と同様である。この後、前記構造の上に図１（ｃ）のよ
うに、ＣＶＤ法により窒化膜２７を１０００Å成長し、
さらに酸化膜２８を１０００〜５０００Å成長し、熱的
にリフローして平坦にする。その上に、再度窒化膜２
９、酸化膜３０、窒化膜３１を上記同様の膜厚で成長す
る。この後、図１（ｄ）のように、ホト・エッチ法によ
りキャパシタコンタクトのためのコンタクトホール３２
を開孔する。さらに、フッ酸を含むウエット系のエッチ
ャントにより、酸化膜２８及び３０を等方的にエッチン
グすると、図１（ｅ）のように前記コンタクトホール３
２側壁側から酸化膜２８，３０が除去され隙間３３，３
４ができた形となる。
【００１４】次いで、図２（ｆ）のように、ＣＶＤ法に
より、前記窒化膜２７，２９，３１と酸化膜２８，３０
の露出面上にポリシリコン膜を５００〜２０００Å成長
し、リン又はヒ素をドーピングした後ホト・エッチ法に
よりストレージノードのための膜３５をパターニング形
成する。
より、前記窒化膜２７，２９，３１と酸化膜２８，３０
の露出面上にポリシリコン膜を５００〜２０００Å成長
し、リン又はヒ素をドーピングした後ホト・エッチ法に
よりストレージノードのための膜３５をパターニング形
成する。
【００１５】この後、窒化膜２９，３１を熱リン酸で、
酸化膜２８，３０をフッ酸を含むエッチャントで順に除
去すると図２（ｇ）のように折り返し形のストレージノ
ード膜３５が形成できる。次いで、図２（ｈ）のよう
に、窒化膜３６を前記ストレージ電極３５上に３０〜１
００Å成長し、湿式の酸化法で窒化膜表面を薄く酸化し
てキャパシタ絶縁膜３６を形成し、その上にセルプレー
ト用膜３７となるポリシリコンを１０００〜５０００Å
成長し、リン又はヒ素をドーピングする。ホト・エッチ
法でこれをパターニングすると図２（ｈ）のように、折
り返し形のキャパシタ部が形成できる。
酸化膜２８，３０をフッ酸を含むエッチャントで順に除
去すると図２（ｇ）のように折り返し形のストレージノ
ード膜３５が形成できる。次いで、図２（ｈ）のよう
に、窒化膜３６を前記ストレージ電極３５上に３０〜１
００Å成長し、湿式の酸化法で窒化膜表面を薄く酸化し
てキャパシタ絶縁膜３６を形成し、その上にセルプレー
ト用膜３７となるポリシリコンを１０００〜５０００Å
成長し、リン又はヒ素をドーピングする。ホト・エッチ
法でこれをパターニングすると図２（ｈ）のように、折
り返し形のキャパシタ部が形成できる。
【００１６】この後、図示しないが従来同様、ＣＶＤ法
で酸化膜を５０００〜１００００Å成長し、熱的にリフ
ローして、データ線コンタクトを開孔し、ポリシリコン
やタングステン・ポリサイド構造から成るデータ線を形
成する。
で酸化膜を５０００〜１００００Å成長し、熱的にリフ
ローして、データ線コンタクトを開孔し、ポリシリコン
やタングステン・ポリサイド構造から成るデータ線を形
成する。
【００１７】以上は、ストレージノードの折りかえしが
４回の構造を形成する製造フローを示したが、ストレー
ジノードの折りかえしを２回とする場合は酸化膜３０、
窒化膜３１の工程を省略すればよく、折りかえしを６回
とする場合は、この工程を更に追加すれば容易に形成で
きる。
４回の構造を形成する製造フローを示したが、ストレー
ジノードの折りかえしを２回とする場合は酸化膜３０、
窒化膜３１の工程を省略すればよく、折りかえしを６回
とする場合は、この工程を更に追加すれば容易に形成で
きる。
【００１８】周知のように、ストレージ電極（ノード）
３５とセルプレート電極３７により、薄い絶縁膜３６を
介して、蓄えられた電荷は、転送用トランジスタ２４に
よりデータ線（図示せず）に読み出される。読み出され
る電荷量は、薄い絶縁膜３６の膜厚が一定の場合、スト
レージ電極３５の面積に比例する。従ってストレージ電
極３６の面積を大きくとることが信号となる電荷量を大
きくとることになる。
３５とセルプレート電極３７により、薄い絶縁膜３６を
介して、蓄えられた電荷は、転送用トランジスタ２４に
よりデータ線（図示せず）に読み出される。読み出され
る電荷量は、薄い絶縁膜３６の膜厚が一定の場合、スト
レージ電極３５の面積に比例する。従ってストレージ電
極３６の面積を大きくとることが信号となる電荷量を大
きくとることになる。
【００１９】例えば、図４の従来型構造で６４ＭｂＤＲ
ＡＭのメモリセルは約２μｍ2 の面積でそのストレージ
電極の投影面積は約１μｍ2 の面積で、段差等の効果を
考慮して実効面積は約２μｍ2 程度となるが、絶縁膜３
６の膜厚を５０Åとすると容量は約１４ｆＦとかなり小
さい。本実施例の場合、同じセルサイズおよび膜厚の場
合、ストレージ電極３６の面積は従来構造の約７倍にな
るので、容量は約９８ｆＦと大きくとれる。データ線に
現われる信号ΔＶは、データ線の容量ＣB とセルの容量
ＣS 、データ線の電位（電源電圧／２＝１．６５Ｖ）と
すると ΔＶ＝１．６５／１＋ＣB ／ＣS で示される。
ＡＭのメモリセルは約２μｍ2 の面積でそのストレージ
電極の投影面積は約１μｍ2 の面積で、段差等の効果を
考慮して実効面積は約２μｍ2 程度となるが、絶縁膜３
６の膜厚を５０Åとすると容量は約１４ｆＦとかなり小
さい。本実施例の場合、同じセルサイズおよび膜厚の場
合、ストレージ電極３６の面積は従来構造の約７倍にな
るので、容量は約９８ｆＦと大きくとれる。データ線に
現われる信号ΔＶは、データ線の容量ＣB とセルの容量
ＣS 、データ線の電位（電源電圧／２＝１．６５Ｖ）と
すると ΔＶ＝１．６５／１＋ＣB ／ＣS で示される。
【００２０】ＣB ／ＣS は従来構造の場合、約１０であ
るのでΔＶ＝１５０ｍＶ、本実施例の場合、ＣB ／ＣS
は約１．４となり、ΔＶ＝６９０ｍＶと大きくとれ、マ
ージンも十分ある。
るのでΔＶ＝１５０ｍＶ、本実施例の場合、ＣB ／ＣS
は約１．４となり、ΔＶ＝６９０ｍＶと大きくとれ、マ
ージンも十分ある。
【００２１】図３に本発明の第２の実施例の製造工程を
示し、以下に説明する。この図において、（ｂ）ないし
（ｅ）は本実施例の要部のみ示してある。
示し、以下に説明する。この図において、（ｂ）ないし
（ｅ）は本実施例の要部のみ示してある。
【００２２】図３（ａ）に示す構造は第１の実施例およ
び従来例同様の形成であるので簡単に述べる。即ち、半
導体基板２１上にフィールド酸化膜２２を形成し、アク
ティブ領域を絶縁分離形成し、そのアクティブ領域にゲ
ート酸化膜２４、ゲート電極（ポリシリコン）２４、サ
イドウォール２５、ソース、ドレイン層２６（図３
（ｂ）以下図示省略）を形成する。その上に中間絶縁膜
（例えばＮＳＧ（ノンドープ シリケートガラス））４
８を形成し、その一部、つまりソース、ドレイン層２６
の部分の上を開口する。そしてその開口部を埋め、ソー
ス、ドレイン層２６とコンタクトするように第１のスト
レージノード４０をポリシリコンで形成し、その上に第
１のキャパシタ絶縁膜（誘電体膜、本実施例ではＳｉＯ
2 ／Ｓｉ3 Ｎ4 ／ＳｉＯ2 の３層構造とした）４１を形
成し、その上に第１のセルプレート４２をポリシリコン
で形成する。
び従来例同様の形成であるので簡単に述べる。即ち、半
導体基板２１上にフィールド酸化膜２２を形成し、アク
ティブ領域を絶縁分離形成し、そのアクティブ領域にゲ
ート酸化膜２４、ゲート電極（ポリシリコン）２４、サ
イドウォール２５、ソース、ドレイン層２６（図３
（ｂ）以下図示省略）を形成する。その上に中間絶縁膜
（例えばＮＳＧ（ノンドープ シリケートガラス））４
８を形成し、その一部、つまりソース、ドレイン層２６
の部分の上を開口する。そしてその開口部を埋め、ソー
ス、ドレイン層２６とコンタクトするように第１のスト
レージノード４０をポリシリコンで形成し、その上に第
１のキャパシタ絶縁膜（誘電体膜、本実施例ではＳｉＯ
2 ／Ｓｉ3 Ｎ4 ／ＳｉＯ2 の３層構造とした）４１を形
成し、その上に第１のセルプレート４２をポリシリコン
で形成する。
【００２３】以上の構造形成に続いて、図３（ｂ）に示
すように、前記構造の上（つまり第１のセルプレート４
２の上）にＳｉ3 Ｎ4 ／ＳｉＯ2 ／Ｓｉ3 Ｎ4 ／ＳｉＯ
2 の４層構造の膜（第２のキャパシタ絶縁膜となる膜）
４３を形成する。一番下層のＳｉＯ2 膜は自然酸化膜で
あり、第１のセルプレート４２を形成する際に形成され
る。その上のＳｉ3 Ｎ4 膜は通常のＣＶＤ（化学的気相
成長）法で形成、その上のＳｉＯ2 膜はヒーリング酸化
で形成し、最上層のＳｉ3 Ｎ4 膜は前記同様ＣＶＤ法で
形成するが、この膜は後工程におけるエッチングストッ
パーの役割を持つ（従って、最終的には除去する）。こ
の第２のキャパシタ絶縁膜４３を形成した後、その上に
レジスト５０を塗布し、ソース、ドレイン層２６上にコ
ンタクトホール５１を形成するようパターニングし、そ
れをマスクにしてホトリソグラフィ、エッチング技術で
コンタクトホール５１を第１のキャパシタ絶縁膜４１上
まで形成する。つまり、第１のキャパシタ絶縁膜４１の
上層であるＳｉＯ2 膜でエッチングが止まらなければい
けないので、そのＳｉＯ2 とエッチング選択比の高い条
件で処理する必要がある。少なくとも、第１のキャパシ
タ絶縁膜４１が突き抜けないようにする。
すように、前記構造の上（つまり第１のセルプレート４
２の上）にＳｉ3 Ｎ4 ／ＳｉＯ2 ／Ｓｉ3 Ｎ4 ／ＳｉＯ
2 の４層構造の膜（第２のキャパシタ絶縁膜となる膜）
４３を形成する。一番下層のＳｉＯ2 膜は自然酸化膜で
あり、第１のセルプレート４２を形成する際に形成され
る。その上のＳｉ3 Ｎ4 膜は通常のＣＶＤ（化学的気相
成長）法で形成、その上のＳｉＯ2 膜はヒーリング酸化
で形成し、最上層のＳｉ3 Ｎ4 膜は前記同様ＣＶＤ法で
形成するが、この膜は後工程におけるエッチングストッ
パーの役割を持つ（従って、最終的には除去する）。こ
の第２のキャパシタ絶縁膜４３を形成した後、その上に
レジスト５０を塗布し、ソース、ドレイン層２６上にコ
ンタクトホール５１を形成するようパターニングし、そ
れをマスクにしてホトリソグラフィ、エッチング技術で
コンタクトホール５１を第１のキャパシタ絶縁膜４１上
まで形成する。つまり、第１のキャパシタ絶縁膜４１の
上層であるＳｉＯ2 膜でエッチングが止まらなければい
けないので、そのＳｉＯ2 とエッチング選択比の高い条
件で処理する必要がある。少なくとも、第１のキャパシ
タ絶縁膜４１が突き抜けないようにする。
【００２４】次いで、図３（ｃ）のように、レジスト５
０を除去し、コンタクトホール５１の側壁を酸化し、酸
化膜５２を形成する。このとき、コンタクトホール５１
の底部の第１のキャパシタ絶縁膜４１と第１のセルプレ
ート４２上の第２のキャパシタ絶縁膜４３もわずかに酸
化される（それを４１ａ，４３ａと表示）。なお、コン
タクトホール５１の側壁の酸化膜５２は後工程でのＳｉ
Ｏ2 除去時に充分残る厚さが必要である。この酸化膜５
２は、第１、第２のキャパシタ絶縁膜４１，４３をつな
ぐ役割を持つからである。
０を除去し、コンタクトホール５１の側壁を酸化し、酸
化膜５２を形成する。このとき、コンタクトホール５１
の底部の第１のキャパシタ絶縁膜４１と第１のセルプレ
ート４２上の第２のキャパシタ絶縁膜４３もわずかに酸
化される（それを４１ａ，４３ａと表示）。なお、コン
タクトホール５１の側壁の酸化膜５２は後工程でのＳｉ
Ｏ2 除去時に充分残る厚さが必要である。この酸化膜５
２は、第１、第２のキャパシタ絶縁膜４１，４３をつな
ぐ役割を持つからである。
【００２５】次いで、前記工程で酸化されてできた第２
のキャパシタ４３ａとコンタクトホール５１底部の第１
のキャパシタ絶縁膜４１の酸化膜を除去（エッチング）
する（それを４１ｂ，４３ｂと表示）。このとき、コン
タクトホール５１側壁の酸化膜５２も多少エッチングさ
れる。このエッチングは、ウエットエッチング（ＨＦ）
または、下地のＳｉ3 Ｎ4 （第１、第２のキャパシタ絶
縁膜４１，４３の上層）との選択比の高いドライエッチ
ングを行なう。つまり、先程のＳｉ3 Ｎ4 がエッチング
ストッパーとなる。その図が図３（ｄ）であるが、細か
い点は表示してない。次いで、前記Ｓｉ3 Ｎ4 （第１、
第２のキャパシタ絶縁膜４１，４３の上層）をエッチン
グ除去する（４１ｃ，４３ｃと表示）。このエッチング
は、ウエットエッチング（Ｈ3 ＰＯ4 ）または、下地の
ＳｉＯ2 との選択比の高いドライエッチングで行なう。
その図が図３（ｅ）であるが、これも細かい点は図示し
てない。続いて、コンタクトホール５１底部に残ってい
る酸化膜（前記自然酸化膜）４１ｃを除去し、図３
（ｆ）に至る。この除去のためのエッチングは、希ＨＦ
溶液で行なう。
のキャパシタ４３ａとコンタクトホール５１底部の第１
のキャパシタ絶縁膜４１の酸化膜を除去（エッチング）
する（それを４１ｂ，４３ｂと表示）。このとき、コン
タクトホール５１側壁の酸化膜５２も多少エッチングさ
れる。このエッチングは、ウエットエッチング（ＨＦ）
または、下地のＳｉ3 Ｎ4 （第１、第２のキャパシタ絶
縁膜４１，４３の上層）との選択比の高いドライエッチ
ングを行なう。つまり、先程のＳｉ3 Ｎ4 がエッチング
ストッパーとなる。その図が図３（ｄ）であるが、細か
い点は表示してない。次いで、前記Ｓｉ3 Ｎ4 （第１、
第２のキャパシタ絶縁膜４１，４３の上層）をエッチン
グ除去する（４１ｃ，４３ｃと表示）。このエッチング
は、ウエットエッチング（Ｈ3 ＰＯ4 ）または、下地の
ＳｉＯ2 との選択比の高いドライエッチングで行なう。
その図が図３（ｅ）であるが、これも細かい点は図示し
てない。続いて、コンタクトホール５１底部に残ってい
る酸化膜（前記自然酸化膜）４１ｃを除去し、図３
（ｆ）に至る。この除去のためのエッチングは、希ＨＦ
溶液で行なう。
【００２６】その後、図３（ｆ）のように、コンタクト
ホール５１を埋め、かつ第１のストレージノード４０に
接触するように第２のストレージノード４０ａをポリシ
リコンでデポジションし、第１のストレージノード４０
と同様の形にパターニングする。つまり、第１、第２の
ストレージノード４０，４０ａがつながる。
ホール５１を埋め、かつ第１のストレージノード４０に
接触するように第２のストレージノード４０ａをポリシ
リコンでデポジションし、第１のストレージノード４０
と同様の形にパターニングする。つまり、第１、第２の
ストレージノード４０，４０ａがつながる。
【００２７】次いで、図３（ｇ）のように、前記第２の
ストレージノード４０ａの上に、第３のキャパシタ絶縁
膜４３ｄを前記同様の方法で形成し、その上に第２のセ
ルプレート４２ａを形成する。つまり、図３（ｇ）に示
すように、ストレージノード４０，４０ａ、キャパシタ
絶縁膜４１，４３ｃ，４３ｄ、セルプレート４２，４２
ａすべてが多層構造となり、コンタクトホール５１側壁
や各層の端で、それぞれの層がつながって、いわば折り
返し形のキャパシタ部が形成されるのである。
ストレージノード４０ａの上に、第３のキャパシタ絶縁
膜４３ｄを前記同様の方法で形成し、その上に第２のセ
ルプレート４２ａを形成する。つまり、図３（ｇ）に示
すように、ストレージノード４０，４０ａ、キャパシタ
絶縁膜４１，４３ｃ，４３ｄ、セルプレート４２，４２
ａすべてが多層構造となり、コンタクトホール５１側壁
や各層の端で、それぞれの層がつながって、いわば折り
返し形のキャパシタ部が形成されるのである。
【００２８】この構造だけでもキャパシタ面積は従来の
平面型の約３倍になり、当然、容量もそれだけ増え、か
つキャパシタ部が占める基板上の面積は増えないので、
高集積化ができる。勿論、層を増すほど容量は増える。
平面型の約３倍になり、当然、容量もそれだけ増え、か
つキャパシタ部が占める基板上の面積は増えないので、
高集積化ができる。勿論、層を増すほど容量は増える。
【００２９】
【発明の効果】以上説明したように本発明によれば、キ
ャパシタ部を折り返し形の多層構造としたので、基板上
に占める面積を広げることなくキャパシタ面積を著しく
増大できる。従ってキャパシタ容量を増すことができる
とともに、大幅な高集積化が実現できる。
ャパシタ部を折り返し形の多層構造としたので、基板上
に占める面積を広げることなくキャパシタ面積を著しく
増大できる。従ってキャパシタ容量を増すことができる
とともに、大幅な高集積化が実現できる。
【図１】本発明の第１の実施例（その１）
【図２】本発明の第１の実施例（その２）
【図３】本発明の第２の実施例
【図４】従来例
２７，２９，３１ 酸化膜 ２８，３０ 窒化膜 ３５ ストレージノード膜 ３６ キャパシタ絶縁膜 ３７ セルプレート膜
Claims (3)
- 【請求項１】 半導体装置におけるキャパシタ部とし
て、半導体基板上に、該キャパシタ部の構成要素である
ストレージノードとなる膜、キャパシタ絶縁膜、セルプ
レートとなる膜の３層が共に折り返し形の多層構造とな
っていることを特徴とする半導体装置。 - 【請求項２】 （ａ）半導体基板上に、第１の絶縁膜と
第２の絶縁膜とを交互に複数回積層する工程、 （ｂ）前記第１、第２の絶縁膜の積層構造の所定箇所に
コンタクトホールを形成する工程、 （ｃ）前記第２の絶縁膜を、前記コンタクトホール側壁
から前記第１の絶縁膜間にかけて隙間ができるように一
部除去する工程、 （ｄ）前記工程において残った前記第１の絶縁膜面上お
よび第２の絶縁膜の露出面上に、キャパシタ部のストレ
ージノードとなる膜を形成した後、前記第１および第２
の絶縁膜を除去し、折り返し形のストレージノードの膜
を形成する工程、 （ｅ）前記折り返し形のストレージノード膜の上に、キ
ャパシタ絶縁膜を形成し、その上にキャパシタ部のセル
プレートとなる膜を形成する工程、 以上の工程を含むことを特徴とする半導体装置の製造方
法。 - 【請求項３】 （ａ）半導体基板上に、キャパシタ部の
第１のストレージノードとなる膜を形成し、その上に第
１のキャパシタ絶縁膜、さらにその上にキャパシタ部の
第１のセルプレートとなる膜を形成する工程、 （ｂ）前記第１のセルプレート膜上に第２のキャパシタ
絶縁膜を形成し、前記までに積層された層の所定箇所に
前記第１のキャパシタ絶縁膜上面まで達するコンタクト
ホールを形成する工程、 （ｃ）前記コンタクトホール側壁に、前記第１、第２の
キャパシタ絶縁膜に接触するように第３の絶縁膜を形成
する工程、 （ｄ）前記コンタクトホール底部の前記第１のキャパシ
タ絶縁膜を除去する工程、 （ｅ）前記コンタクトホールを埋め、かつ前記第１のス
トレージノード膜に接触するように、第２のストレージ
ノード膜を形成する工程、 以上の工程を含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4290100A JPH06140595A (ja) | 1992-10-28 | 1992-10-28 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4290100A JPH06140595A (ja) | 1992-10-28 | 1992-10-28 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06140595A true JPH06140595A (ja) | 1994-05-20 |
Family
ID=17751798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4290100A Pending JPH06140595A (ja) | 1992-10-28 | 1992-10-28 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06140595A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012089902A (ja) * | 1995-01-31 | 2012-05-10 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
| US8674421B2 (en) | 1995-01-31 | 2014-03-18 | Fujitsu Semiconductor Limited | Semiconductor device |
-
1992
- 1992-10-28 JP JP4290100A patent/JPH06140595A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012089902A (ja) * | 1995-01-31 | 2012-05-10 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
| US8674421B2 (en) | 1995-01-31 | 2014-03-18 | Fujitsu Semiconductor Limited | Semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2886280B2 (ja) | 半導体記憶装置の製造方法 | |
| US5302540A (en) | Method of making capacitor | |
| JPH1022476A (ja) | 容量素子 | |
| JPH02312269A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH0461159A (ja) | 半導体メモリ装置の積層型キャパシタ及びその製造方法 | |
| JPH0521745A (ja) | 半導体装置 | |
| JP2974561B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JP3569168B2 (ja) | 半導体装置の製造方法 | |
| JPH02219264A (ja) | Ｄｒａｍセルおよびその製造方法 | |
| JP3134319B2 (ja) | 半導体メモリの製造方法 | |
| JPH0629463A (ja) | 半導体素子の製造方法 | |
| JPH09331038A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH06140595A (ja) | 半導体装置およびその製造方法 | |
| JPH077088A (ja) | 半導体装置のキャパシタおよびその製造方法 | |
| JP3120462B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH0423467A (ja) | 半導体記憶装置の製造方法 | |
| JPH01270343A (ja) | 半導体装置の製造方法 | |
| JP3085831B2 (ja) | 半導体装置の製造方法 | |
| JP3048417B2 (ja) | 半導体装置の製造方法 | |
| JP2950550B2 (ja) | 半導体記憶装置の製造方法 | |
| JP2850889B2 (ja) | 半導体装置の製造方法 | |
| JPH03148860A (ja) | 半導体記憶装置およびその製造方法 | |
| JP2893913B2 (ja) | 半導体メモリ | |
| JP3079558B2 (ja) | 半導体メモリセルの形成方法 | |
| JPH03214767A (ja) | 半導体装置の製造方法 |