JPH0612825B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0612825B2 JPH0612825B2 JP1975484A JP1975484A JPH0612825B2 JP H0612825 B2 JPH0612825 B2 JP H0612825B2 JP 1975484 A JP1975484 A JP 1975484A JP 1975484 A JP1975484 A JP 1975484A JP H0612825 B2 JPH0612825 B2 JP H0612825B2
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に関し、特にたとえば
薄膜トランジスタのゲート用酸化膜の特性の向上を図っ
た半導体装置の製造方法に関する。
薄膜トランジスタのゲート用酸化膜の特性の向上を図っ
た半導体装置の製造方法に関する。
半導体装置のたとえば薄膜トランジスタ（ＴＦＴ）は、
絶縁性基板上に酸化膜を介して被着形成した多結晶シリ
コン層上にゲート用酸化膜が形成され、この酸化膜上に
形成されたゲート電極をマスクとしてソース領域、ドレ
イン領域が形成された構成となっている。第１図には石
英ガラス等の絶縁性基板１上に形成された薄板トランジ
スタの平面図が示されており、ゲート電極２下部のチャ
ンネル活性領域の両側部にソース３とドレイン４が形成
されている。
絶縁性基板上に酸化膜を介して被着形成した多結晶シリ
コン層上にゲート用酸化膜が形成され、この酸化膜上に
形成されたゲート電極をマスクとしてソース領域、ドレ
イン領域が形成された構成となっている。第１図には石
英ガラス等の絶縁性基板１上に形成された薄板トランジ
スタの平面図が示されており、ゲート電極２下部のチャ
ンネル活性領域の両側部にソース３とドレイン４が形成
されている。
ところで、従来は上記ゲート用酸化膜を形成するにあた
り、熱酸化法が用いられていた。第２図は、この熱酸化
法によりゲート用酸化膜を形成した薄膜トランジスタに
ついて第１図のＩ−Ｉ線断面図を拡大して示している。
この第２図において、絶縁性基板１上にSiO2の酸化膜５
を介して被着形成された上記活性領域である島状の多結
晶シリコン層６の表面には、上記熱酸化法によりSiO2の
ゲート用酸化膜７が形成されている。ここで、第２図に
示すように、多結晶シリコン層６の上面には、上記酸化
膜７がよく形成されているが、多結晶シリコン層６のエ
ッヂ部は熱酸化されにくく、エッヂ部に形成されたゲー
ト用酸化膜７Ａは膜厚が薄くなっている。このため、こ
のゲート用酸化膜７Ａ部分から大きなリーク電流が流れ
たり、この部分において電気的破壊が発生するという不
具合が生じる。
り、熱酸化法が用いられていた。第２図は、この熱酸化
法によりゲート用酸化膜を形成した薄膜トランジスタに
ついて第１図のＩ−Ｉ線断面図を拡大して示している。
この第２図において、絶縁性基板１上にSiO2の酸化膜５
を介して被着形成された上記活性領域である島状の多結
晶シリコン層６の表面には、上記熱酸化法によりSiO2の
ゲート用酸化膜７が形成されている。ここで、第２図に
示すように、多結晶シリコン層６の上面には、上記酸化
膜７がよく形成されているが、多結晶シリコン層６のエ
ッヂ部は熱酸化されにくく、エッヂ部に形成されたゲー
ト用酸化膜７Ａは膜厚が薄くなっている。このため、こ
のゲート用酸化膜７Ａ部分から大きなリーク電流が流れ
たり、この部分において電気的破壊が発生するという不
具合が生じる。
また、熱酸化法により形成したゲート用酸化膜７の表面
は均一とはならず、凹凸状態となるため、膜厚の薄い部
分に集中した電界により酸化膜７が破壊することがあ
る。このため、熱酸化法により形成する上記酸化膜７は
膜厚を厚くする必要がある。
は均一とはならず、凹凸状態となるため、膜厚の薄い部
分に集中した電界により酸化膜７が破壊することがあ
る。このため、熱酸化法により形成する上記酸化膜７は
膜厚を厚くする必要がある。
さらに、熱酸化法においては、ゲート用酸化膜７および
多結晶シリコン層６の膜厚の制御が難しいという問題点
がある。これは、多結晶シリコン層６の表面に上記酸化
膜７を形成する場合に、多結晶シリコン層６の内部にも
酸化が進行することにあり、第３図に示すように、膜厚
Ｄのゲート用酸化膜７を形成するには、多結晶シリコン
層６内部に進行して形成される膜厚Ｄ１の酸化膜と多結
晶シリコン層６上に形成される膜厚Ｄ２の酸化膜を考え
る必要がある。このため、多結晶シリコン層６の実質的
な膜厚としてＳを得ようとすると、上記酸化膜５上に膜
厚Ｔ（Ｔ＝Ｓ＋Ｄ１とする）の多結晶シリコン層６を形
成し、この多結晶シリコン層６表面に熱酸化法により膜
厚Ｄのゲート用酸化膜７を形成する必要がある。しか
し、上記酸化膜５上に形成される多結晶シリコン層６の
形成膜厚誤差をたとえば１０％とし、上記ゲート用酸化
膜７の形成膜厚誤差をたとえば１０％とすると、多結晶
シリコン層６はＴ×０．９〜Ｔ×１．１の膜厚に亘って
形成され、多結晶シリコン層６の内部に進行するゲート
用酸化膜はＤ１×０．９〜Ｄ１×１．１の膜厚に亘って
形成されるようになる。このため、悪い条件において
は、実質的な多結晶シリコン層６の膜厚Ｓが、 Ｔ×０．９−Ｄ１×１．１＝Ｓ１ Ｔ×１．１−Ｄ１×０．９＝Ｓ２ より、Ｓ１〜Ｓ２の膜厚の範囲にばらつくことになり、
精度のある膜厚Ｓの多結晶シリコン層６を得ることが困
難となる。これは、得ようとする実質的な多結晶シリコ
ン層６の膜厚Ｓが薄く、上記酸化膜５上に形成する多結
晶シリコン層６の膜厚Ｔ、およびゲート酸化膜７の膜厚
Ｄが厚ければ厚い程、この実質的な多結晶シリコン層６
の膜厚Ｓの制御が難しくなる。
多結晶シリコン層６の膜厚の制御が難しいという問題点
がある。これは、多結晶シリコン層６の表面に上記酸化
膜７を形成する場合に、多結晶シリコン層６の内部にも
酸化が進行することにあり、第３図に示すように、膜厚
Ｄのゲート用酸化膜７を形成するには、多結晶シリコン
層６内部に進行して形成される膜厚Ｄ１の酸化膜と多結
晶シリコン層６上に形成される膜厚Ｄ２の酸化膜を考え
る必要がある。このため、多結晶シリコン層６の実質的
な膜厚としてＳを得ようとすると、上記酸化膜５上に膜
厚Ｔ（Ｔ＝Ｓ＋Ｄ１とする）の多結晶シリコン層６を形
成し、この多結晶シリコン層６表面に熱酸化法により膜
厚Ｄのゲート用酸化膜７を形成する必要がある。しか
し、上記酸化膜５上に形成される多結晶シリコン層６の
形成膜厚誤差をたとえば１０％とし、上記ゲート用酸化
膜７の形成膜厚誤差をたとえば１０％とすると、多結晶
シリコン層６はＴ×０．９〜Ｔ×１．１の膜厚に亘って
形成され、多結晶シリコン層６の内部に進行するゲート
用酸化膜はＤ１×０．９〜Ｄ１×１．１の膜厚に亘って
形成されるようになる。このため、悪い条件において
は、実質的な多結晶シリコン層６の膜厚Ｓが、 Ｔ×０．９−Ｄ１×１．１＝Ｓ１ Ｔ×１．１−Ｄ１×０．９＝Ｓ２ より、Ｓ１〜Ｓ２の膜厚の範囲にばらつくことになり、
精度のある膜厚Ｓの多結晶シリコン層６を得ることが困
難となる。これは、得ようとする実質的な多結晶シリコ
ン層６の膜厚Ｓが薄く、上記酸化膜５上に形成する多結
晶シリコン層６の膜厚Ｔ、およびゲート酸化膜７の膜厚
Ｄが厚ければ厚い程、この実質的な多結晶シリコン層６
の膜厚Ｓの制御が難しくなる。
また、上記酸化膜５上に始めに形成された多結晶シリコ
ン層６の膜厚Ｔが薄い場合には、この多結晶シリコン層
６の表面に形成するゲート用酸化膜７を所定の膜厚Ｄに
形成する膜厚制御が困難となる。
ン層６の膜厚Ｔが薄い場合には、この多結晶シリコン層
６の表面に形成するゲート用酸化膜７を所定の膜厚Ｄに
形成する膜厚制御が困難となる。
そこで、特開昭５８−１１５８６２号公報に記載されて
いるように、上記ゲート用酸化膜をＣＶＤ法により形成
し、その後酸素雰囲気中で熱処理するという方法が考え
られる。しかし、この方法では、上記多結晶シリコン層
上にＣＶＤ法によりゲート用酸化膜を形成するため、多
結晶シリコン層とゲート用酸化膜との界面すなわち多結
晶シリコン層表面に不飽和結合（ダングリングボンド）
が残り、トラップとなる界面準位が多く形成されるとい
う問題点が生じる。この界面準位の影響によって、薄膜
トランジスタのしきい値電圧ＶTHが大きくなってしま
い、トランジスタの特性が悪化する。
いるように、上記ゲート用酸化膜をＣＶＤ法により形成
し、その後酸素雰囲気中で熱処理するという方法が考え
られる。しかし、この方法では、上記多結晶シリコン層
上にＣＶＤ法によりゲート用酸化膜を形成するため、多
結晶シリコン層とゲート用酸化膜との界面すなわち多結
晶シリコン層表面に不飽和結合（ダングリングボンド）
が残り、トラップとなる界面準位が多く形成されるとい
う問題点が生じる。この界面準位の影響によって、薄膜
トランジスタのしきい値電圧ＶTHが大きくなってしま
い、トランジスタの特性が悪化する。
このように、従来の半導体装置の製造方法においては、
ケート用酸化膜からのリーク電流が多かったり、多結晶
シリコン層とゲート用酸化膜の膜厚制御が難しかった
り、界面準位が多く形成されてしまうという問題点があ
った。
ケート用酸化膜からのリーク電流が多かったり、多結晶
シリコン層とゲート用酸化膜の膜厚制御が難しかった
り、界面準位が多く形成されてしまうという問題点があ
った。
そこで、本発明はこのような実情に鑑み提案されたもの
であり、ゲート用酸化膜からのリーク電流がなく、絶縁
性基板上に酸化膜を介して形成される多結晶シリコン
層、およびゲート用酸化膜の膜厚の制御が容易であり、
多結晶シリコン層とゲート用酸化膜との界面に界面準位
が形成されない半導体装置の製造方法を提供することを
目的とする。
であり、ゲート用酸化膜からのリーク電流がなく、絶縁
性基板上に酸化膜を介して形成される多結晶シリコン
層、およびゲート用酸化膜の膜厚の制御が容易であり、
多結晶シリコン層とゲート用酸化膜との界面に界面準位
が形成されない半導体装置の製造方法を提供することを
目的とする。
本発明に係る半導体装置の製造方法は、上述したよな目
的を達成するため、絶縁基板上に多結晶シリコン層を形
成する工程と、この多結晶シリコン層表面に熱酸化膜を
形成する工程と、この熱酸化膜上にＣＶＤ法によりＳｉ
Ｏ２の酸化膜を形成する工程と、ＣＶＤ法により形成さ
れた上記ＳｉＯ２の酸化膜上にゲート電極を形成したの
ちこのゲート電極をマスクとしてソース領域およびドレ
イン領域を形成する工程とをもって製造するようにした
ものである。
的を達成するため、絶縁基板上に多結晶シリコン層を形
成する工程と、この多結晶シリコン層表面に熱酸化膜を
形成する工程と、この熱酸化膜上にＣＶＤ法によりＳｉ
Ｏ２の酸化膜を形成する工程と、ＣＶＤ法により形成さ
れた上記ＳｉＯ２の酸化膜上にゲート電極を形成したの
ちこのゲート電極をマスクとしてソース領域およびドレ
イン領域を形成する工程とをもって製造するようにした
ものである。
以下、本発明の一実施例を図面に基づき説明する。
第４図Ａ乃至第４図Ｊは、本発明に係る半導体装置の製
造方法によって薄膜トランジスタを作製する工程を順に
示す断面図である。
造方法によって薄膜トランジスタを作製する工程を順に
示す断面図である。
以下、工程を順に説明すると、まず、第４図Ａに示すよ
うに、石英ガラス等からなる絶縁性基板１０上にSiO2の
酸化膜１１をＣＶＤ（chemical vapor deposition；化
学気相成長）法等によりたとえば５０００Åの厚さに形
成する。
うに、石英ガラス等からなる絶縁性基板１０上にSiO2の
酸化膜１１をＣＶＤ（chemical vapor deposition；化
学気相成長）法等によりたとえば５０００Åの厚さに形
成する。
つぎに、第４図Ｂに示すように、上記酸化膜１１上に多
結晶シリコン層１２をたとえば５００Åの厚さにＣＶＤ
法等で形成する。
結晶シリコン層１２をたとえば５００Åの厚さにＣＶＤ
法等で形成する。
つぎに、熱処理することで、第４図Ｃに示すように、上
記多結晶シリコン層１２表面にたとえば２００Åの厚さ
のSiO2の熱酸化膜１３を形成する。
記多結晶シリコン層１２表面にたとえば２００Åの厚さ
のSiO2の熱酸化膜１３を形成する。
つぎに、ＣＶＤ法により、第４図Ｄに示すように、上記
熱酸化膜１３上にたとえば８００Åの厚さのSiO2の酸化
膜１４を形成する。
熱酸化膜１３上にたとえば８００Åの厚さのSiO2の酸化
膜１４を形成する。
これにより、上記熱酸化膜１３とこの酸化膜１４とを合
わせて、たとえば１０００Åのゲート用の酸化膜３０が
上記多結晶シリコン層１２上に形成される。
わせて、たとえば１０００Åのゲート用の酸化膜３０が
上記多結晶シリコン層１２上に形成される。
つぎに、第４図Ｅに示すように、不純物としてたとえば
Ｐ（リン）を添加した不純物添加多結晶シリコン層１５
をＣＶＤ法により形成されるSiO2酸化膜１４上にたとえ
ば３０００Åの厚さに形成する つぎに、不純物添加多結晶シリコン層１５、SiO2の酸化
膜１４、および熱酸化膜１３を第４図Ｆに示すようにエ
ッチングすることで、エッチング後の該多結晶シリコン
層１５をゲート電極１６とする つぎに、その上に、第４図Ｇに示すようにたとえばリン
珪酸ガラス（ＰＳＧ）等のシリケートガラス膜１７をＣ
ＶＤ法等によりたとえば３０００Åの厚さに形成する。
Ｐ（リン）を添加した不純物添加多結晶シリコン層１５
をＣＶＤ法により形成されるSiO2酸化膜１４上にたとえ
ば３０００Åの厚さに形成する つぎに、不純物添加多結晶シリコン層１５、SiO2の酸化
膜１４、および熱酸化膜１３を第４図Ｆに示すようにエ
ッチングすることで、エッチング後の該多結晶シリコン
層１５をゲート電極１６とする つぎに、その上に、第４図Ｇに示すようにたとえばリン
珪酸ガラス（ＰＳＧ）等のシリケートガラス膜１７をＣ
ＶＤ法等によりたとえば３０００Åの厚さに形成する。
つぎに、熱処理することでシリケートガラス膜１７中の
リンを多結晶シリコン層１２内に拡散し、第４図Ｈに示
すように、ゲート電極１６を選択拡散のマスクとしたた
とえばＮ型のソース領域１８およびドレイン領域１９を
形成する。
リンを多結晶シリコン層１２内に拡散し、第４図Ｈに示
すように、ゲート電極１６を選択拡散のマスクとしたた
とえばＮ型のソース領域１８およびドレイン領域１９を
形成する。
つぎに、第４図Ｉに示すように、ソース領域１８および
ドレイン領域１９上のシリケートガラス膜１７に電極形
成用の開孔（コンタクトホール）２０を設ける。
ドレイン領域１９上のシリケートガラス膜１７に電極形
成用の開孔（コンタクトホール）２０を設ける。
つぎに、上記開孔２０中および周囲にアルミニウム等を
たとえば１μｍの厚さに蒸着し、その後エッチングする
ことにより、第４図Ｊに示すようにソース電極２１およ
びドレイン電極２２を形成する。
たとえば１μｍの厚さに蒸着し、その後エッチングする
ことにより、第４図Ｊに示すようにソース電極２１およ
びドレイン電極２２を形成する。
以上説明したように、本発明によれば、上記多結晶シリ
コン層１２表面にまず熱酸化膜１３を形成している。こ
のとき、多結晶シリコン層１２は上記酸化膜１１上に比
較的薄く形成され、またこの多結晶シリコン層１２表面
には薄い熱酸化膜１３を形成している。したがって、形
成膜厚誤差を考えたとしても、実質的な多結晶シリコン
層１２の膜厚の制御は容易に行なえる。
コン層１２表面にまず熱酸化膜１３を形成している。こ
のとき、多結晶シリコン層１２は上記酸化膜１１上に比
較的薄く形成され、またこの多結晶シリコン層１２表面
には薄い熱酸化膜１３を形成している。したがって、形
成膜厚誤差を考えたとしても、実質的な多結晶シリコン
層１２の膜厚の制御は容易に行なえる。
また、上記熱酸化膜１３上にさらにＣＶＤ法により比較
的厚いSiO2の酸化膜１４を形成することでゲート用酸化
膜３０としているため、SiO2１４膜厚を制御すること
で、ゲート用酸化膜３０の膜厚の制御を容易に行なうこ
とができる。
的厚いSiO2の酸化膜１４を形成することでゲート用酸化
膜３０としているため、SiO2１４膜厚を制御すること
で、ゲート用酸化膜３０の膜厚の制御を容易に行なうこ
とができる。
また、ＣＶＤ法による酸化膜はリーク電流が少ないとい
う利点があるため、上記ゲート用酸化膜３０はリーク電
流の発生を防止できる。
う利点があるため、上記ゲート用酸化膜３０はリーク電
流の発生を防止できる。
また、あらかじめ多結晶シリコン層１２表面に上記熱酸
化膜１３を形成していることで、多結晶シリコン層１２
とゲート用酸化膜３０との界面にトラップとなる界面準
位が形成されず、上記薄膜トランジスタのしきい値電圧
ＶTHが高まるようなことがない。これは、多結晶シリコ
ン層１２表面の界面準位となる未結合手すなわち不飽和
結合が、熱酸化により酸素に捕らえられてしまうことに
よるものである。
化膜１３を形成していることで、多結晶シリコン層１２
とゲート用酸化膜３０との界面にトラップとなる界面準
位が形成されず、上記薄膜トランジスタのしきい値電圧
ＶTHが高まるようなことがない。これは、多結晶シリコ
ン層１２表面の界面準位となる未結合手すなわち不飽和
結合が、熱酸化により酸素に捕らえられてしまうことに
よるものである。
なお、上述の実施例ではＮ型の薄膜トランジスタの例を
示したが、Ｐ型の薄膜トランジスタに本発明を適用して
もよい。
示したが、Ｐ型の薄膜トランジスタに本発明を適用して
もよい。
以上の説明から明らかなように、本発明によれば、多結
晶シリコン層表面にまず熱酸化膜を形成し、その後この
熱酸化膜上にＣＶＤ法によりSiO2の酸化膜を形成するこ
とで、ゲート用酸化膜としている。このため、多結晶シ
リコン層およびゲート酸化膜の膜厚制御が容易に行な
え、またＣＶＤ法のSiO2の酸化膜の長所によりゲート用
酸化膜からのリーク電流を防止できる。また、あらかじ
め多結晶シリコン層表面に熱酸化膜を形成しているた
め、多結晶シリコン層とゲート用酸化膜との界面に界面
準位が形成されなくなる。このため、従来にみられたよ
うなしきい値電圧ＶTHの上昇はなく、本発明によって作
製される薄膜トランジスタの特性が向上される。
晶シリコン層表面にまず熱酸化膜を形成し、その後この
熱酸化膜上にＣＶＤ法によりSiO2の酸化膜を形成するこ
とで、ゲート用酸化膜としている。このため、多結晶シ
リコン層およびゲート酸化膜の膜厚制御が容易に行な
え、またＣＶＤ法のSiO2の酸化膜の長所によりゲート用
酸化膜からのリーク電流を防止できる。また、あらかじ
め多結晶シリコン層表面に熱酸化膜を形成しているた
め、多結晶シリコン層とゲート用酸化膜との界面に界面
準位が形成されなくなる。このため、従来にみられたよ
うなしきい値電圧ＶTHの上昇はなく、本発明によって作
製される薄膜トランジスタの特性が向上される。
第１図は薄膜トランジスタの平面図、第２図はゲート用
酸化膜を熱酸化膜のみにより形成する従来の製造方法に
よって作製した薄膜トランジスタについての第１図のＩ
−Ｉ線断面図、第３図は多結晶シリコン層表面に熱処理
によって熱酸化膜が形成される様子を説明する断面図、
第４図Ａ乃至第４図Ｊは本発明の一実施例の半導体装置
の製造方法によって薄膜トランジスタを作製する工程を
順に示す断面図である。 １０……絶縁性基板 １１……酸化膜 １２……多結晶シリコン層 １３……熱酸化膜 １４……ＳｉＯ２の酸化膜 １５……不純物添加多結晶シリコン厚 １６……ゲート電極 １７……シリケートガラス膜 １８……ソース領域 １９……ドレイン領域 ２０……開孔 ２１……ソース電極 ２２……ドレイン電極 ３０……ゲート用酸化膜
酸化膜を熱酸化膜のみにより形成する従来の製造方法に
よって作製した薄膜トランジスタについての第１図のＩ
−Ｉ線断面図、第３図は多結晶シリコン層表面に熱処理
によって熱酸化膜が形成される様子を説明する断面図、
第４図Ａ乃至第４図Ｊは本発明の一実施例の半導体装置
の製造方法によって薄膜トランジスタを作製する工程を
順に示す断面図である。 １０……絶縁性基板 １１……酸化膜 １２……多結晶シリコン層 １３……熱酸化膜 １４……ＳｉＯ２の酸化膜 １５……不純物添加多結晶シリコン厚 １６……ゲート電極 １７……シリケートガラス膜 １８……ソース領域 １９……ドレイン領域 ２０……開孔 ２１……ソース電極 ２２……ドレイン電極 ３０……ゲート用酸化膜
Claims (1)
- 【請求項１】絶縁基板上に多結晶シリコン層を形成する
工程と、 この多結晶シリコン層表面に熱酸化膜を形成する工程
と、 この熱酸化膜上にＣＶＤ法によりＳｉＯ２の酸化膜を形
成する工程と、 ＣＶＤ法により形成された上記ＳｉＯ２の酸化膜上にゲ
ート電極を形成したのちこのゲート電極をマスクとして
ソース領域およびドレイン領域を形成する工程とを有す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1975484A JPH0612825B2 (ja) | 1984-02-06 | 1984-02-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1975484A JPH0612825B2 (ja) | 1984-02-06 | 1984-02-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60164362A JPS60164362A (ja) | 1985-08-27 |
| JPH0612825B2 true JPH0612825B2 (ja) | 1994-02-16 |
Family
ID=12008129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1975484A Expired - Lifetime JPH0612825B2 (ja) | 1984-02-06 | 1984-02-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612825B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4515931B2 (ja) * | 2005-02-01 | 2010-08-04 | 三菱電機株式会社 | 薄膜半導体の製造方法およびその製造方法により製造された薄膜トランジスタ |
-
1984
- 1984-02-06 JP JP1975484A patent/JPH0612825B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60164362A (ja) | 1985-08-27 |
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