JPH0594966A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH0594966A
JPH0594966A JP4069645A JP6964592A JPH0594966A JP H0594966 A JPH0594966 A JP H0594966A JP 4069645 A JP4069645 A JP 4069645A JP 6964592 A JP6964592 A JP 6964592A JP H0594966 A JPH0594966 A JP H0594966A
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Abstract

(57)【要約】 （修正有） 【構成】 シリコン領域３、４、５、６と絶縁材料の領
域８、９とにより仕切られた半導体基体の表面にコバル
トCoまたはニッケルNiを含有する層１２を被着し、次い
で該半導体基体を加熱し前記コバルトCoまたはニッケル
Niが前記シリコン３、４、５、６とメタルシリサイドを
形成する。コバルトCoまたはニッケルNiを含有する層と
して、チタンTi、ジルコニウムZr、タンタルTa、モリブ
デンMo、ニオブNb、ハフニウムHf及びタングステンW よ
りなる群より選択された金属との非晶質合金(amorphous
alloy) の層を前記表面に被着し、前記非晶質合金(amo
rphous alloy) の層が加熱処理中に非晶質の状態で残存
するような加熱処理温度に調整する。 【効果】 コバルトCoまたはニッケルNiはシリコン領域
３、４、５及び６とのみメタルシリサイド10、20、30及
び40を形成するが、直接隣接する絶縁材料８又は９とは
メタルシリサイドを形成しない、即ち、自己整合法(a s
elf-aligned manner) によりメタルシリサイドを形成す
ることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】本発明はシリコン領域と絶縁材料の領域
とにより仕切られた半導体基体の表面にコバルト(Co)ま
たはニッケル(Ni)からなる層を被着し、次いで該半導体
基体を加熱し前記コバルトまたはニッケルが前記シリコ
ンとメタルシリサイドを形成するが、前記絶縁材料とは
メタルシリサイドを形成しない温度で加熱処理を行なう
半導体装置の製造方法に関するものである。
【０００２】
【発明の背景】前記シリコン領域は電界効果型トランジ
スタのソース及びドレイン領域またはゲート電極のよう
に単結晶のみならず多結晶シリコンの領域でもよい。絶
縁材料の領域は電界効果型トランジスタの分離領域とし
て用いられるかまたはゲート電極の側面絶縁のために用
いられる。これらはシリコン酸化物、ナイトライドまた
はオキシナイトライドで形成されてもよい。
【０００３】前記加熱処理の後、残留するコバルト(Co)
またはニッケル(Ni)のすべては前記絶縁材料及び形成さ
れた前記シリサイドから選択的にエッチング除去され
る。このようにして前記シリサイドは前記シリコン上の
最上層として残る。前記シリコンは従って自己整合方法
(a self-aligning manner)で良好な導電最上層を形成す
る。
【０００４】コバルト(Co)及びニッケル(Ni)のシリサイ
ドは実際的にシリコンと同一の大きさの結晶構造を有す
るので、前記メタルシリサイドの形成に際して単結晶シ
リコン内に機械的なストレスが発生するであろう。これ
に加えて、これらのメタルシリサイドはシリコン酸化物
がエッチングされ得るようなエッチャントに対して非常
に大きな耐性を有する。この結果、これらのメタルシリ
サイドの最上層を有するシリコン領域は、容易にこれら
シリコン領域との部分的な接触のためのコンタクトホー
ルを有するシリコン酸化物の絶縁層を設けることが出来
る。
【０００５】冒頭に記載のような方法は文献"Self-alig
nedCoSi2 and TiW(N) local interconnect in a sub-mi
cron CMOS process", (R.D.J. Verhaar等著) ., Appl.
Surf. Sci., 38 (1989), pp. 458-466 に記載されてい
る。この文献の記載によれば単結晶シリコン、多結晶シ
リコン及びシリコン酸化物の領域により仕切られた表面
を有する半導体基体上にコバルト(Co)の層を設ける。前
記半導体基体は前記コバルト(Co)の層が形成された後、
数秒間500 ないし900 ℃の間の温度に加熱し、約30秒間
この温度に保持する。次いでコバルト(Co)の層を前記表
面からエッチング除去し、700 ℃の温度で第二加熱処理
を約30秒間行なう。
【０００６】上記の既知の工程によるコバルトシリサイ
ドCoSi2 の層を、オーバーグロース(overgrowth)を生じ
ることなく設けることが実際上不可能であることが見出
された。これはメタルシリサイドの成長が前記シリコン
領域に限定されるだけでなく、前記シリコン領域に隣接
する前記シリコン酸化領域上にも延在するためである。
このようなオーバーグロースは半導体装置内で短絡(sho
rt-circuits)を生ずるであろう。即ち、オーバーグロー
スとは不所望な横方向のメタルシリサイドの形成をい
う。
【０００７】
【発明の要約】本発明はシリコン基体の表面のシリコン
領域にコバルトシリサイドまたはニッケルシリサイドの
層を設けることが出来、かつ上記オーバーグロースが実
質的に回避される方法を提供することを目的とするもの
である。
【０００８】この目的を達成するために、本発明の方法
によればコバルト(Co)またはニッケル(Ni)を含有する層
として、コバルトまたはニッケル金属とチタン(Ti)、ジ
ルコニウム(Zr)、タンタル(Ta)、モリブデン(Mo)、ニオ
ブ(Nb)、ハフニウム(Hf)及びタングステン(W) よりなる
群より選択された金属との非晶質合金(amorphous allo
y) の層を前記表面に被着し、前記非晶質合金(amorphou
s alloy) の層が加熱処理中に非晶質の状態で残存する
ような加熱処理温度に調整することを特徴とする。
【０００９】上記オーバーグロースはこれにより実質的
に避けられる。推測される原因はアモルファスの状態で
コバルト(Co)またはニッケル(Ni)が層に設けられるため
と考えられる。上記既知の方法によれば、前記金属はコ
バルト(Co)のみからなる層で形成される。このような層
は結晶質である。このような層が加熱中に半導体基体の
シリコン領域と反応する場合、オーバーグロースが生じ
得るのは、シリコン原子が結晶境界に沿って加熱処理中
に前記シリコン領域から前記金属層内に拡散し、そこで
シリサイドを形成するからである。一方、非晶質層の場
合は結晶境界が全くないので前記半導体領域からコバル
ト(Co)またはニッケル(Ni)からなる層内へのシリコン原
子の拡散は実際上不可能である。本発明による方法に用
いられる非結晶質合金は前記加熱処理中にコバルト(Co)
または(Ni)を生じ、この間非晶質のまま残存するので、
加熱処理中のオーバーグロースが避けられる。
【００１０】好ましくは、本発明による方法はコバルト
(Co)と、チタン(Ti)、ジルコニウム(Zr)及びタングステ
ン(W) よりなる群より選択された金属との非晶質合金の
層を前記半導体基体の前記表面に被着することを特徴と
する。コバルトシリサイド(Co silicide) はニッケルシ
リサイド(Ni silicide) よりも低い電気抵抗を有する
（コバルトシリサイドが18μΩcmであり、ニッケルシリ
サイドは50μΩcmである）。従って所望の面積抵抗率を
有する金属シリサイドの層を得るためニッケルシリサイ
ドの層に比較してコバルトシリサイド層の必要とされる
厚さはより薄い。特に、チタン(Ti)、ジルコニウム(Zr)
及びタングステン(W) はこのような層の材料として適切
であるのは、半導体製造工程においてこれらの金属が既
に使用されており、しかもこれらの金属は実際に充分満
足な結果を与えるからである。
【００１１】約300 ℃以上でコバルト及びニッケルシリ
サイドの形成が行なわれるけれども、好ましくは加熱処
理中の温度は350 ℃〜600 ℃の間に選択される。600 ℃
以上ではチタン(Ti)、ジルコニウム(Zr)、タンタル(T
a)、モリブデン(Mo)、ニオブ(Nb)、ハフニウム(Hf)及び
タングステン(W) よりなる群より選択された金属とのメ
タルシリサイドの形成が行なわれる。このような形成
は、例えば前記メタルシリサイド中に生じる機械的なス
トレスのために好ましくない。350 ℃ないし600 ℃の温
度はコバルト(Co)またはニッケル(Ni)とシリコンとの間
の充分に早い反応を与えると共に、上記合金からの他の
金属とのシリサイドの形成は生じない。
【００１２】前記加熱処理中にコバルト(Co)またはニッ
ケル(Ni)からなる層が非晶質(amorphous) の状態で残存
することが重要である。前記非晶質層はある一定の温
度、即ち結晶化温度以上では結晶化し得る。この温度は
コバルト(Co)またはニッケル(Ni)と前記群より選択され
た金属との比に依存する。前記コバルト(Co)またはニッ
ケル(Ni)はシリコンと反応して、所望のメタルシリサイ
ドを形成する。チタン(Ti)、ジルコニウム(Zr)、または
タングステン(W) は合金アモルファス(alloy amorphou
s) を形成するのに用いられる。好ましくは、コバルト
の含有比率が50ないし75％の間の合金を被着する。コバ
ルト(Co)及びタングステン(W) の場合には、コバルト(C
o)の含有比率が50ないし75％の合金の結晶化温度は600
℃よりも充分高い温度であるため、上記方法の実施中は
結晶化が全く生ぜず、またコバルトが拡散放出すること
もない。
【００１３】超大規模集積回路(VLSI)の半導体装置にお
いて、導電体が絶縁材料の領域上に直接存在するのを有
効に利用することが出来る。本発明による方法は、前記
シリコンとメタルシリサイドを全く形成しない前記非晶
質合金層の残留部分に、好ましくは前記加熱処理の後パ
ターン形成される。導電性非晶質材料は絶縁材料の領域
上及び形成された金属シリサイド領域上に、このメタル
シリサイドの形成の後に依然として存在する。これは、
導電トラックを形成するためにフォトリソグラフィー技
術、エッチング技術等の通常の技術を用いて適切なパタ
ーンを形成する。前記導電性トラックの比較的低い電気
抵抗を得るためには、前記層の残留部分をパターン形成
の後に好ましくは窒化される。この窒化工程はアンモニ
アNH3 または窒素N2の雰囲気中で前記半導体装置を加熱
することにより行なわれる。このように低いオーミック
導電トラックを、すでに存在しかつ非晶質金属からなる
層を用いて簡単な方法で絶縁材料の領域上に形成する。
【００１４】好ましくは、上記蒸着中にドーピング添加
物として例えばホウ素(B) を含有する非晶質合金の層を
用い、加熱処理は窒素含有雰囲気中で行なう。上記非晶
質層からホウ素原子が加熱処理中に前記シリコン表面内
に拡散し、このようにしてＰ型ドープ領域を形成する。
上記雰囲気からの窒素はチタン(Ti)、ジルコニウム(Z
r)、タンタル(Ta)、モリブデン(Mo)、ニオブ(Nb)、ハフ
ニウム(Hf)及びタングステン(W) よりなる群より選択さ
れた金属と反応してメタルナイトライドを形成する。こ
のメタルナイトライドは前記メタルシリサイド上に層を
形成し、従って上記ホウ素は上記層の表面を通して消失
することは出来ない。このようにしてシリサイド及びＰ
型ドープ領域は同時にセルフアライメント法により形成
することが出来る。
【００１５】
【実施例】本発明を図面を参照し詳細に説明する。
【００１６】図１及び図２は本発明による方法を用い形
成する半導体装置の製造工程の二つの工程を示し、図３
は絶縁材料の領域上のメタルシリサイドのオーバーグロ
ースを検出するための試験用の装置を示す。上記図面は
概略を示すものであって実寸大ではない。図において対
応する部分は原則として同一の参照番号で示される。
【００１７】図１及び図２半導体装置の断面を示すもの
で、本発明による方法の製造工程を説明する。上記半導
体装置はシリコン領域３、４、５及び６と絶縁材料の領
域８及び９とにより区切られた表面２を有する半導体基
体１からなる。（図１参照）前記領域３、４及び５は単
結晶シリコンである。前記領域３及び４は本実施例では
電界効果型トランジスタのドレイン及びソース領域を形
成する。上記半導体基体１に対する電気的コンタクト
は、例えば領域５を介して形成されてもよい。シリコン
領域６は多結晶シリコンで前記電界効果型トランジスタ
のゲート電極を形成し、前記ソース領域３とドレイン領
域４との間に位置する半導体基体１の部分からゲート酸
化物層７により絶縁されている。本実施例において前記
絶縁材料の領域８及び９はシリコン酸化物からなるが、
これらはシリコンナイトライド、シリコンオキシナイト
ライドあるいはアルミニウム酸化物で形成されてもよ
い。前記絶縁領域８はフィールド酸化物領域として機能
し前記領域５のソース及びドレイン領域３及び４を絶縁
する。前記絶縁領域９は、前記ソース及びドレイン領域
３及び５から横方向の側面の前記ゲート電極６を絶縁す
る。
【００１８】コバルト(Co)又はニッケル(Ni)からなる層
12を前記半導体基体１の表面２に被着し、この半導体基
体１を加熱処理により前記コバルト(Co)またはニッケル
(Ni)が前記シリコン３、４、５及び６とメタルシリサイ
ド10、20、30及び40を形成するが、前記絶縁材料８又は
９とはメタルシリサイドを形成しない温度に加熱する。
この加熱温度は更にまた加熱処理中に調整されるので、
前記非晶質合金の層は上記加熱処理中においても非晶質
を保持する。上記加熱処理の後、残存するコバルト(Co)
またはニッケル(Ni)は選択的に前記絶縁材料８及び９
と、形成されたメタルシリサイド10、20、30及び40に対
し前記層12からエッチング除去されてもよい（図２参
照）。この様にして、前記メタルシリサイド10、20、30
及び40は前記シリコン３、４、５及び６の上に最上層と
して残る。前記単結晶シリコン領域３、４及び５はこの
様にして、より良いコンタクトとなり、同時に前記多結
晶シリコン領域６はより低い電気抵抗を示す。
【００１９】コバルト(Co)及びニッケル(Ni)シリサイド
はシリコンと同一の大きさの特に結晶構造を有するの
で、単結晶シリコン内の上記メタルシリサイドの形成中
には機械的なストレスは生じないのが利点である。これ
に加えて、これらのメタルシリサイドは二酸化シリコン
をエッチング除去できるエッチャントに対し非常に大き
な耐蝕性を有する。この結果、メタルシリサイドの最上
層10、20、30及び40を備える前記シリコン領域３、４、
５及び６は、例えばアルミニウム層16を用いてこれらの
領域と局部的な接触をするためのコンタクトホール15を
有する酸化シリコンの絶縁層14を簡単に設けることが出
来る。
【００２０】本発明によれば、コバルト(Co)またはニッ
ケル(Ni)からなる前記層12として、コバルト(Co)または
ニッケル(Ni)とチタン(Ti)、ジルコニウム(Zr)、タンタ
ル(Ta)、モリブデン(Mo)、ニオブ(Nb)、ハフニウム(Hf)
及びタングステン(W) よりなる群より選択された金属と
の非晶質合金層を前記表面２に被着し、更に加熱処理中
に加熱温度を調整することにより、上記非晶質合金層は
該加熱処理中においても非晶質状態を維持する。絶縁材
料の領域８及び９と直接隣接する前記シリコン領域８及
び９の部分上にメタルシリサイドが形成されること、即
ちいわゆるオーバーグロースと称するものは本発明によ
れば避けられる。これについて推測される理由はコバル
ト(Co)またはニッケル(Ni)が非晶質の状態で層内に形成
されるためと考えられる。非晶質層は結晶境界を全く持
たないので、前記半導体領域からコバルト(Co)またはニ
ッケル(Ni)からなる層へのシリコン原子の拡散が実際に
不可能であるため、オーバーグロースが加熱処理中に渡
って避けられる。
【００２１】コバルト(Co)、ニッケル(Ni)及びチタン(T
i)、ジルコニウム(Zr)、タンタル(Ta)、モリブデン(M
o)、ニオブ(Nb)、ハフニウム(Hf)及びタングステン(W)
よりなる群より選択された金属は、例えばスパッタリン
グまたは蒸着を用いて上記導電体上に被着されてもよ
い。後者の場合には、前記メタルは例えば電子ビーム
（electron beam)を用いて加熱される。
【００２２】好ましくは本発明による方法は、コバルト
(Co)とチタン(Ti)、ジルコニウム(Zr)及びタングステン
(W) の群より選択された金属との非晶質合金の層を前記
表面に被着することを特徴とする。コバルト(Co)シリサ
イドはニッケル(Ni)シリサイドよりも低い電気抵抗を有
する（コバルトシリサイドが18μΩcmであり、ニッケル
シリサイドは50μΩcmである）。従って所望の面積抵抗
率を有する金属シリサイド層を得るためにはニッケルシ
リサイド層に比較してコバルトシリサイド層の必要とさ
れる厚さはより薄い。特に、チタン(Ti)、ジルコニウム
(Zr)及びタングステン(W) はこのような層の材料として
適切であるのは、半導体製造工程においてこれらの金属
が既に使用されており、しかもこれらの金属は実際に充
分満足な結果を与えることである。
【００２３】好ましくは、前記非晶質合金の加熱処理
中、前記半導体基体１を350 ℃と600℃の間に加熱す
る。350 ℃以下の場合シリサイドの形成は充分に速くは
ないので、薄いメタルシリサイド層のみが長時間の処理
工程の後に生成されるが、一方600 ℃以上の場合には前
記コバルト(Co)またはニッケル(Ni)のみならずチタン(T
i)、ジルコニウム(Zr)、タンタル(Ta)、モリブデン(M
o)、ニオブ(Nb)、ハフニウム(Hf)及びタングステン(W)
よりなる群より選択された金属もまた前記シリコン３及
び４と反応する。このような反応は前記メタルシリサイ
ド中に生ずる機械的なストレスのように好ましくない。
350 ℃と600 ℃との間の温度は非晶質コバルト(Co)また
はニッケル(Ni)からなる前記層12と前記シリコン領域
３、４、５及び６との充分に速い反応を与え、同時に上
記群から選択された金属とのシリサイドの形成は生じな
い。従って好ましくは加熱処理中、350 ℃と600 ℃との
間に加熱温度を設定する。
【００２４】コバルト(Co)またはニッケル(Ni)よりなる
前記層にとって、前記加熱処理中に非晶質性を保持する
ことは重要である。前記非晶質層はある温度、即ち結晶
化温度以上では結晶化し得る。前記非晶質合金の結晶化
温度は本発明による方法で加熱処理が行なわれる温度よ
りも高い。結晶化温度はコバルト(Co)またはニッケル(N
i)の前記群より選択された金属に対する比率に依存す
る。この比率についてはさらに詳細に文献"The Crystal
lization Temperature of Amorphous Transition-Metal
Alloys" R. de Reus 著 Materials Letters, Vol. 9,N
o. 12, 1990年８月、487-493 頁に記載されている。合
金は好ましくは可能な最も厚いメタルシリサイド層を得
るためコバルト(Co)またはニッケル(Ni)の最大含有量を
選択し、同時に結晶化温度は加熱処理の温度よりも充分
高い。好ましくは50％と75％の間のコバルト含有量を有
する合金層を被着する。前記結晶化温度はこの組成物の
場合には600 ℃以上であり、また前記合金のコバルト含
有量はコバルトの拡散のために減少する。Co70Ti30の場
合、すなわち70％のコバルトと30％のチタンを含有する
合金及び50％ないし90％のコバルト(Co)を含有するCoZr
の合金の場合には結晶化温度は600 ℃より高い。
【００２５】非常に小さな微細な大きさを有する半導体
装置において(VLSI)、例えばメタルシリサイド領域20及
び40のようないくつかの導電トラックを電気的に相互接
続する必要がしばしば生じる。これらの導電トラックは
通常物理的に分離されており、また例えば領域８のよう
な絶縁材料の領域により電気的に絶縁されている。前記
導電トラック20及び40を互いに接続するために、導電ト
ラック50は絶縁材料８の領域上にある。本発明による方
法では好ましくは前記シリコンとメタルシリサイドを形
成しない非晶質合金層12の残留部分を前記加熱処理の後
にパターン形成する。前記メタルシリサイド10、20、30
及び40の形成の後、前記非晶質層12は絶縁材料８及び９
の領域上及び形成されたメタルシリサイド上に存在す
る。前記非晶質層12はフォトリソグラフィ技術、エッチ
ング技術等の従来技術を用いてパターン形成され、導電
トラック50を形成する。前記導電トラック50の比較的低
い電気抵抗を得るためには、この部分は前記層の残留部
分にパターンを形成した後に、好ましくは窒化する。こ
の窒化は、例えば前記半導体装置をアンモニアNH3 また
は窒素N2の雰囲気中で加熱することにより行なう。この
ように低いオーミック導電トラック50を既に存在する非
晶質金属からなる層12を用いて簡便な方法で絶縁材料８
の領域上に形成する。
【００２６】好ましくは、非晶質合金12の層は被着中に
ドーピング添加物として例えばホウ素を有するものを用
い、同時に加熱処理は窒素を含有する雰囲気中で行なわ
れる。前記非晶質層12からのホウ素原子は加熱処理中に
前記シリコン表面中に拡散し、このようにして例えば領
域３及び４のＰ型ドープ領域を形成する。前記雰囲気か
らの窒素はチタン(Ti)、ジルコニウム(Zr)、タンタル(T
a)、モリブデン(Mo)、ニオブ(Nb)、ハフニウム(Hf)及び
タングステン(W) よりなる群より選択された金属と反応
してメタルナイトライドを形成する。このメタルナイト
ライドは前記メタルシリサイド上に層として形成される
ので、前記層の表面を通して前記ボロンが消失し得るこ
とはない。このようにしてシリサイド10、20、30及び40
及びＰ型ドープ層３及び４は自己整合法(a self-aligne
d manner) により同時に形成され得る。
【００２７】本発明による方法の具体的実施例のいくつ
かを以下に示す。
【００２８】実施例１：非晶質Co75W25 の層からのコバ
ルトシリサイドの自己整合法による形成
【００２９】半導体基体１に通常の方法によりシリコン
領域３、４、５、６及び絶縁材料８及び９の領域を設け
る。次いで、コバルト(Co)及びタングステン(W) をスパ
ッタリングにより設ける（真空度７×10-7torr、スパッ
タリング中の圧力５×10-3torr、被着速度0.84nm/s）。
次いで８×10-7torrの真空度で第一の加熱処理を行い、
次いで２分間アンモニアNH3 と過酸化水素H2O2の比が１
対１の溶液中でエッチングを行なう。第二の加熱処理を
約15分間750 ℃で行なう。上記第一の加熱処理中の加熱
温度及び処理時間、測定される層の厚さ、エッチング処
理以前及びエッチング処理後の面積抵抗率Ｒｓ、第二の
加熱処理後の面積抵抗率Ｒｓ及び層の厚さを表１に示
す。これらの層を次いで透過型電子顕微鏡(TEM) 、ラザ
フォード逆散乱法(RBS) 及びオージエ電子分光法により
検査を行なう。絶縁材料の領域上のメタルシリサイドの
オーバーグロースは見出されなかった。オーバーグロー
スはまた図３に示すような特別の試験用半導体装置を用
いて調査した。この結果メタルシリサイドの層10及び20
は、半導体基体１の表面２の上に形成され、これらの層
はシリコン酸化物９の薄い領域によって分離される。２
つの前記メタルシリサイドの領域10と20との間の電気抵
抗は前記オーバーグロースの測定となる。この試験用の
装置の場合においても、またオーバーグロースは見出さ
れなかった。
【００３０】表１：Co75W25 のスパッタリングの後の層
の厚さ、第一の加熱処理の加熱温度及び処理時間、エッ
チング以前及びエッチングの後の面積抵抗率Ｒｓ、及び
第二の加熱処理の後の面積抵抗率及び層の厚さ。
【００３１】
【表１】
【００３２】実施例２：コバルト(Co)またはニッケル(N
i)とジルコニウム(Zr)、タングステン(W) またはチタン
(Ti)との非晶質層からのコバルトシリサイドまたはニッ
ケルシリサイドの形成
【００３３】半導体基体１は通常の方法でシリコン領域
３、４、５及び６と絶縁材料８及び９の領域とを設け
る。次いで、非晶質層を蒸着（真空度７×10-7torr）に
より設ける。次いで第一の加熱処理を８×10-7torrの真
空中で行い、アンモニアNH3 と過酸化水素H2O2との比が
１対１のエッチング溶液中で約２分間エッチングを行
う。第二の加熱処理を所望であれば行う。組成、蒸着後
の層の厚さ、第一の加熱処理の加熱温度及び処理時間、
エッチング前及びエッチング後の面積抵抗率Ｒｓ、第二
の加熱処理の加熱温度及び処理時間、前記第二加熱処理
の後の面積抵抗率及び層厚を表２に示す。これらの層を
透過型電子顕微鏡(TEM) 、ラザフォード逆散乱法(RBS)
及びオージエ電子分光学法を用いて検査する。絶縁材料
の領域上にはメタルシリサイドのオーバーグロースは全
く見出されなかった。図３の特別な試験用の半導体装置
を用いてオーバーグロースを更に検査した。この実施例
２において形成されるメタルシリサイド層の中にはこの
試験用の装置においてもオーバーグロースは全く見出さ
れなかった。
【００３４】表２：組成、蒸着後の層の厚さ、第一の加
熱処理の加熱温度及び処理時間、エッチング前及びエッ
チング後の面積抵抗率Ｒｓ、第二の加熱処理の加熱温度
及び処理時間（もし必要であれば）、第一または第二の
加熱処理の後の面積抵抗率Ｒｓ及び層の厚さ。
【００３５】
【表２】
【００３６】実施例３：コバルト(Co)またはニッケル(N
i)とチタン(Ti)、タンタル(Ta)、モリブデン(Mo)、ニオ
ブ(Nb)、ハフニウム(Hf)及びタングステン(W) よりなる
群より選択された金属との非晶質層からのコバルトシリ
サイドまたはニッケルシリサイドの形成。
【００３７】非晶質金属層は上記実施例１及び２と同様
の方法で前記半導体基体上に設ける。メタルシリサイド
は上記表１及び表２に記載のと類似の条件の基に自己整
合法により得られる。
【図面の簡単な説明】
【図１】 本発明による方法を用いて形成する半導体装
置の製造工程の中の一つの工程を示す。
【図２】 本発明による方法を用いて形成する半導体装
置の製造工程の中の一つの工程を示す。
【図３】 絶縁材料の領域上のメタルシリサイドのオー
バーグロースを検出するための試験用の装置を示す。
【符号の説明】
１：半導体基体、２：表面、３、４、５、６：シリコン
領域、７：ゲート酸化物層、８、９：絶縁領域、10、2
0、30、40：メタルシリサイド、12：非晶質層、50：導
電トラック。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アレツク ハロルド リーダー オランダ国 アインドーフエン フルーネ ヴアウツウエツハ １ (72)発明者 ゲリツト ヤン フアン デア コルク オランダ国 アインドーフエン フルーネ ヴアウツウエツハ １

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 シリコン領域と絶縁材料の領域とにより
    仕切られた半導体基体の表面にコバルト(Co)またはニッ
    ケル(Ni)からなる層を被着し、次いで該半導体基体を加
    熱し前記コバルトまたはニッケルが前記シリコンとメタ
    ルシリサイドを形成するが、前記絶縁材料とはメタルシ
    リサイドを形成しない温度で加熱処理を行なう半導体装
    置の製造方法において、コバルト(Co)またはニッケル(N
    i)を含有する層として、コバルトまたはニッケル金属と
    チタン(Ti)、ジルコニウム(Zr)、タンタル(Ta)、モリブ
    デン(Mo)、ニオブ(Nb)、ハフニウム(Hf)及びタングステ
    ン(W) よりなる群より選択された金属との非晶質合金(a
    morphous alloy) の層を前記表面に被着し、前記非晶質
    合金(amorphous alloy) の層が加熱処理中に非晶質の状
    態で残存するような加熱処理温度に調整することを特徴
    とする半導体装置の製造方法。
  2. 【請求項２】 請求項１に記載の半導体装置の製造方法
    において、コバルト(CO)と、チタン(Ti)、ジルコニウム
    (Zr)及びタングステン(W) よりなる群より選択された金
    属との非晶質合金の層を前記半導体基体上に被着するこ
    とを特徴とする半導体装置の製造方法。
  3. 【請求項３】 請求項１ないし請求項２に記載の半導体
    装置の製造方法において、加熱処理中の温度は350 ℃〜
    600 ℃の間に選択されることを特徴とする半導体装置の
    製造方法。
  4. 【請求項４】 請求項２に記載の半導体装置の製造方法
    において、コバルトの含有比率が50ないし75％の間の合
    金を被着することを特徴とする半導体装置の製造方法。
  5. 【請求項５】 請求項１ないし請求項４に記載の半導体
    装置の製造方法において、前記シリコンとメタルシリサ
    イドを全く形成しない前記非晶質合金層の残留部分に前
    記加熱処理の後パターン形成されることを特徴とする半
    導体装置の製造方法。
  6. 【請求項６】 請求項５に記載の半導体装置の製造方法
    において、前記非晶質合金層の残留部分にパターンを形
    成の後に窒化されることを特徴とする半導体装置の製造
    方法。
  7. 【請求項７】 請求項１ないし請求項４に記載の半導体
    装置の製造方法において、上記蒸着中にドーピング添加
    物を含有する非晶質合金の層を用い、加熱処理は窒素含
    有雰囲気中で行なうことを特徴とする半導体装置の製造
    方法。
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