JPH0590921A - パルス発生回路 - Google Patents
パルス発生回路Info
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- JPH0590921A JPH0590921A JP3273085A JP27308591A JPH0590921A JP H0590921 A JPH0590921 A JP H0590921A JP 3273085 A JP3273085 A JP 3273085A JP 27308591 A JP27308591 A JP 27308591A JP H0590921 A JPH0590921 A JP H0590921A
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- pulse
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Abstract
(57)【要約】
【目的】 リセット端子を設けずに、パルス発生回路の
初期動作を一義的に定める。 【構成】 所定の繰返し周期のクロック信号ＣIN１／２
Ｎ分周するＤFF１及び２と、クロック信号ＣINを１／Ｎ
分周するＤFF３とを設け、ＤFF２のパルス出力OUT １の
半周期毎にＤFF３をリセットする。
初期動作を一義的に定める。 【構成】 所定の繰返し周期のクロック信号ＣIN１／２
Ｎ分周するＤFF１及び２と、クロック信号ＣINを１／Ｎ
分周するＤFF３とを設け、ＤFF２のパルス出力OUT １の
半周期毎にＤFF３をリセットする。
Description
【０００１】
【技術分野】本発明はパルス発生回路に関し、特にスイ
ッチトキャパシタを用いた離散型差動増幅器の出力につ
いてのサンプル＆ホールド用のパルスを発生する回路に
用いて好適なパルス発生回路に関する。
ッチトキャパシタを用いた離散型差動増幅器の出力につ
いてのサンプル＆ホールド用のパルスを発生する回路に
用いて好適なパルス発生回路に関する。
【０００２】
【従来技術】一般に、スイッチトキャパシタを用いた離
散型差動増幅器の出力は離散的な信号であるため、その
出力をサンプルアンドホールド回路によって連続的な信
号に変換する必要がある。その場合、離散型差動増幅器
に対して内部コンデンサ充放電用のタイミングパルスを
与えると共に、サンプル＆ホールド回路に対してサンプ
ル用のタイミングパルスを与えるためのパルス発生回路
を設けなければならない。
散型差動増幅器の出力は離散的な信号であるため、その
出力をサンプルアンドホールド回路によって連続的な信
号に変換する必要がある。その場合、離散型差動増幅器
に対して内部コンデンサ充放電用のタイミングパルスを
与えると共に、サンプル＆ホールド回路に対してサンプ
ル用のタイミングパルスを与えるためのパルス発生回路
を設けなければならない。
【０００３】すなわち、図４を参照すると、スイッチト
キャパシタを用いた差動増幅器２０には差動信号100 が
入力され、内部コンデンサの充放電のスイッチングタイ
ミング用のパルス出力OUT １がパルス発生回路１０から
送出される。この差動増幅器２０の出力200 は離散的な
信号である。そして、この信号による電荷をサンプル＆
ホールド回路３０内のコンデンサに蓄えること（サンプ
ル）によって連続的な出力300 に変換するため、サンプ
ルタイミング用のパルス出力OUT ２がパルス発生回路１
０から送出される。
キャパシタを用いた差動増幅器２０には差動信号100 が
入力され、内部コンデンサの充放電のスイッチングタイ
ミング用のパルス出力OUT １がパルス発生回路１０から
送出される。この差動増幅器２０の出力200 は離散的な
信号である。そして、この信号による電荷をサンプル＆
ホールド回路３０内のコンデンサに蓄えること（サンプ
ル）によって連続的な出力300 に変換するため、サンプ
ルタイミング用のパルス出力OUT ２がパルス発生回路１
０から送出される。
【０００４】次に、これら両タイミング用のパルス出力
OUT １及びOUT ２を発生するための回路１０の内部構成
について説明する。
OUT １及びOUT ２を発生するための回路１０の内部構成
について説明する。
【０００５】図３は従来のパルス発生回路１０の内部構
成図及びその動作を示すタイミングチャートである。
成図及びその動作を示すタイミングチャートである。
【０００６】従来のパルス発生回路は、図３（ａ）に示
されているようにクロック信号ＣINを入力して１／４分
周するＤ型フリップフロップ（以下、ＤFFと略す）１及
び２による分周回路と、クロック信号ＣINを反転するイ
ンバータ回路４と、この反転信号ｂを１／２分周するＤ
FF３による分周回路と、ＤFF３の出力とＤFF２の出力を
論理積するアンド回路５及びリセット信号ＲIN用の入力
端子とを含んで構成されている。
されているようにクロック信号ＣINを入力して１／４分
周するＤ型フリップフロップ（以下、ＤFFと略す）１及
び２による分周回路と、クロック信号ＣINを反転するイ
ンバータ回路４と、この反転信号ｂを１／２分周するＤ
FF３による分周回路と、ＤFF３の出力とＤFF２の出力を
論理積するアンド回路５及びリセット信号ＲIN用の入力
端子とを含んで構成されている。
【０００７】次に、この回路の動作について図３（ｂ）
のタイミングチャートを参照して説明する。クロック信
号ＣINは、ＤFF１により１／２分周され、さらにその出
力ａはＤFF２により１／２分周される。つまり、信号Ｃ
INは、ＤFF１及び２によって構成される分周回路により
１／４分周されパルス出力OUT １を得る。
のタイミングチャートを参照して説明する。クロック信
号ＣINは、ＤFF１により１／２分周され、さらにその出
力ａはＤFF２により１／２分周される。つまり、信号Ｃ
INは、ＤFF１及び２によって構成される分周回路により
１／４分周されパルス出力OUT １を得る。
【０００８】また、クロック信号ＣINはインバータ回路
４にて反転され、その反転信号ｂはＤFF３に入力され、
１／２分周される。そして、その出力ｄはアンド回路５
の一方の入力に印加される。アンド回路５の他方の入力
にはパルス出力OUT １が印加され、結果としてパルス出
力OUT １に同期した、サンプリング用のパルス出力OUT
２が得られる。
４にて反転され、その反転信号ｂはＤFF３に入力され、
１／２分周される。そして、その出力ｄはアンド回路５
の一方の入力に印加される。アンド回路５の他方の入力
にはパルス出力OUT １が印加され、結果としてパルス出
力OUT １に同期した、サンプリング用のパルス出力OUT
２が得られる。
【０００９】ここで、パルス出力OUT １の立上りから半
クロック後にパルス出力OUT ２が立上っているのは、出
力OUT １の立上り直後の過渡時の増幅器出力を避けて安
定した段階で出力OUT ２によってサンプルするためであ
る。出力OUT １及びOUT ２の両立下がりは同時で良いも
のとも考えられるが、出力OUT ２より出力OUT １が早く
立下るようなことがあると正しいサンプル出力が得られ
ないため、余裕をみて図のように出力OUT ２の立下り後
に出力OUT １が立下がるようなパルスを発生させている
のである。
クロック後にパルス出力OUT ２が立上っているのは、出
力OUT １の立上り直後の過渡時の増幅器出力を避けて安
定した段階で出力OUT ２によってサンプルするためであ
る。出力OUT １及びOUT ２の両立下がりは同時で良いも
のとも考えられるが、出力OUT ２より出力OUT １が早く
立下るようなことがあると正しいサンプル出力が得られ
ないため、余裕をみて図のように出力OUT ２の立下り後
に出力OUT １が立下がるようなパルスを発生させている
のである。
【００１０】また、リセット信号ＲINは、電源投入時の
初期動作において外部から入力されるものであり、ＤFF
１及び２並びにＤFF３をリセット状態とし、動作タイミ
ングを一義的に定めてパルス出力OUT ２を得るために使
用される。
初期動作において外部から入力されるものであり、ＤFF
１及び２並びにＤFF３をリセット状態とし、動作タイミ
ングを一義的に定めてパルス出力OUT ２を得るために使
用される。
【００１１】かかる構成によれば、サンプルとホールド
とを交互に行い離散的な信号を連続的な出力に変換する
ためのパルスを発生させることができる。
とを交互に行い離散的な信号を連続的な出力に変換する
ためのパルスを発生させることができる。
【００１２】しかし、上述した従来のパルス発生回路で
は、電源投入時の初期動作を一義的に決定するため、各
ＤFF１〜３にリセット端子を設け、そのリセット端子に
外部回路にて電源投入時にリセット信号ＲINを印加する
必要があり、集積化の妨げになるという欠点があった。
は、電源投入時の初期動作を一義的に決定するため、各
ＤFF１〜３にリセット端子を設け、そのリセット端子に
外部回路にて電源投入時にリセット信号ＲINを印加する
必要があり、集積化の妨げになるという欠点があった。
【００１３】
【発明の目的】本発明は上述した従来の欠点を解決する
ためになされたものであり、その目的はリセット端子を
設けずに初期動作を一義的に定め得るパルス発生回路を
提供することである。
ためになされたものであり、その目的はリセット端子を
設けずに初期動作を一義的に定め得るパルス発生回路を
提供することである。
【００１４】
【発明の構成】本発明によるパルス発生回路は、所定の
繰返し周期の入力パルスを１／２Ｎ（Ｎは２以上の整
数）分周する第１の分周回路と、前記入力パルスを１／
Ｎ分周する第２の分周回路とを有し、前記第１の分周回
路の出力の半周期毎に前記第２の分周回路をリセットす
るようにしたことを特徴とする。
繰返し周期の入力パルスを１／２Ｎ（Ｎは２以上の整
数）分周する第１の分周回路と、前記入力パルスを１／
Ｎ分周する第２の分周回路とを有し、前記第１の分周回
路の出力の半周期毎に前記第２の分周回路をリセットす
るようにしたことを特徴とする。
【００１５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１６】図１（ａ）は本発明によるパルス発生回路
の第１の実施例の構成を示す回路図であり、図３と同等
部分は同一符号により示されている。本実施例の回路
は、クロック信号ＣINを入力して１／４分周するＤFF１
及び２とクロック信号ＣINを反転するインバータ回路４
と、この反転信号ｂを１／２分周するＤFF３とを含んで
いる。ただし、このうちＤFF１及び２にはリセット端子
は設けられていない。
の第１の実施例の構成を示す回路図であり、図３と同等
部分は同一符号により示されている。本実施例の回路
は、クロック信号ＣINを入力して１／４分周するＤFF１
及び２とクロック信号ＣINを反転するインバータ回路４
と、この反転信号ｂを１／２分周するＤFF３とを含んで
いる。ただし、このうちＤFF１及び２にはリセット端子
は設けられていない。
【００１７】また、ＤFF２の反転出力信号ｃはＤFF３の
リセット端子に入力されている。
リセット端子に入力されている。
【００１８】次に、この回路動作について図１（ｂ）の
タイミングチャートを参照して説明する。クロック信号
ＣINはＤFF１及び２によって構成される分周回路により
１／４分周されパルス出力OUT １を得る。また、クロッ
ク信号ＣINはインバータ回路４にて反転された後、ＤFF
３に入力され１／２分周されるが、このときＤFFの反転
出力である信号ｃにて半周期毎にＤFF３はリセットされ
る。これにより、パルス出力OUT ２の破線で示されてい
る部分は出力されず、結局従来の回路で得られる図３
（ｂ）のパルス出力OUT ２と同様のパルス出力OUT １に
同期した、サンプリングパルス出力OUT ２が得られる。
タイミングチャートを参照して説明する。クロック信号
ＣINはＤFF１及び２によって構成される分周回路により
１／４分周されパルス出力OUT １を得る。また、クロッ
ク信号ＣINはインバータ回路４にて反転された後、ＤFF
３に入力され１／２分周されるが、このときＤFFの反転
出力である信号ｃにて半周期毎にＤFF３はリセットされ
る。これにより、パルス出力OUT ２の破線で示されてい
る部分は出力されず、結局従来の回路で得られる図３
（ｂ）のパルス出力OUT ２と同様のパルス出力OUT １に
同期した、サンプリングパルス出力OUT ２が得られる。
【００１９】この回路の電源投入時の初期動作において
は、ＤFF１及び２にリセット端子がなく初期状態が定ま
らなくても、パルス出力OUT １にてＤFF３を半周期毎に
リセットすることにより初期動作開始時から半周期後に
は動作タイミングが一義的に定まり、パルス出力OUT １
に同期したパルス出力OUT ２を得ることができるのであ
る。
は、ＤFF１及び２にリセット端子がなく初期状態が定ま
らなくても、パルス出力OUT １にてＤFF３を半周期毎に
リセットすることにより初期動作開始時から半周期後に
は動作タイミングが一義的に定まり、パルス出力OUT １
に同期したパルス出力OUT ２を得ることができるのであ
る。
【００２０】このパルス出力OUT １及びOUT ２によれば
出力OUT １の立上り後に出力OUT １が立上り、この出力
OUT ２のハイレベルの期間中にサンプリングを行うので
ある。なお、両パルス出力のパルス幅については、差動
増幅器内及びサンプル＆ホールド回路内の各コンデンサ
の容量値を考慮して定めれば良い。
出力OUT １の立上り後に出力OUT １が立上り、この出力
OUT ２のハイレベルの期間中にサンプリングを行うので
ある。なお、両パルス出力のパルス幅については、差動
増幅器内及びサンプル＆ホールド回路内の各コンデンサ
の容量値を考慮して定めれば良い。
【００２１】一方、図２（ｂ）は本発明によるパルス発
生回路の第２の実施例の構成を示す回路図であり、図
１、図３と同等部分は同一符号により示されている。本
実施例の回路はクロック信号ＣINを入力して１／４分周
するＤFF１及び２による分周回路と、クロック信号ＣIN
を反転するインバータ回路４と、この反転信号ｂを１／
２分周するＤFF３とを含んで構成されている。図におい
て、ＤFF１及び２にリセット端子が設けられていないこ
とは上述した第１の実施例と同様である。本実施例で
は、第１の実施例と異なり、ＤFF２の正出力であるパル
ス出力OUT １が、ＤFF３のリセット端子に入力されてい
る。
生回路の第２の実施例の構成を示す回路図であり、図
１、図３と同等部分は同一符号により示されている。本
実施例の回路はクロック信号ＣINを入力して１／４分周
するＤFF１及び２による分周回路と、クロック信号ＣIN
を反転するインバータ回路４と、この反転信号ｂを１／
２分周するＤFF３とを含んで構成されている。図におい
て、ＤFF１及び２にリセット端子が設けられていないこ
とは上述した第１の実施例と同様である。本実施例で
は、第１の実施例と異なり、ＤFF２の正出力であるパル
ス出力OUT １が、ＤFF３のリセット端子に入力されてい
る。
【００２２】次に、この回路の動作について図２（ｂ）
のタイミングチャートを参照して説明する。クロック信
号ＣINはＤFF１及び２によって構成される分周回路によ
り１／４分周され、パルス出力OUT １を得る。また、ク
ロック信号ＣINはインバータ回路４にて反転された後Ｄ
FF３に入力され１／２分周される。この点は上述した第
１の実施例と同様である。このとき、ＤFF２の正出力で
あるパルス出力OUT １にて半周期毎にＤFF３はリセット
される。よって、パルス出力OUT ２の破線で示されてい
る部分は出力されず、結局第１の実施例とは、パルス出
力OUT １との関係が半周期異なるサンプリングパルス出
力OUT ２が得られる。なお、本回路における電源投入時
の初期動作は、第１の実施例と同様である。
のタイミングチャートを参照して説明する。クロック信
号ＣINはＤFF１及び２によって構成される分周回路によ
り１／４分周され、パルス出力OUT １を得る。また、ク
ロック信号ＣINはインバータ回路４にて反転された後Ｄ
FF３に入力され１／２分周される。この点は上述した第
１の実施例と同様である。このとき、ＤFF２の正出力で
あるパルス出力OUT １にて半周期毎にＤFF３はリセット
される。よって、パルス出力OUT ２の破線で示されてい
る部分は出力されず、結局第１の実施例とは、パルス出
力OUT １との関係が半周期異なるサンプリングパルス出
力OUT ２が得られる。なお、本回路における電源投入時
の初期動作は、第１の実施例と同様である。
【００２３】このパルス出力OUT １及びOUT ２によれ
ば、出力OUT １の立下り後に出力OUT２が立上り、この
出力OUT ２のハイレベルの期間中にサンプリングを行う
のである。
ば、出力OUT １の立下り後に出力OUT２が立上り、この
出力OUT ２のハイレベルの期間中にサンプリングを行う
のである。
【００２４】以上の第１及び第２の実施例においては、
２つの分周回路における分周比を１／４及び１／２とし
ているが、これに限らず一方を他方の１／２の分周比と
し、その分周後のパルスの半周期毎に他方の回路をリセ
ットする構成とすれば良い。
２つの分周回路における分周比を１／４及び１／２とし
ているが、これに限らず一方を他方の１／２の分周比と
し、その分周後のパルスの半周期毎に他方の回路をリセ
ットする構成とすれば良い。
【００２５】１／２分周回路であるＤFF３へのクロック
入力として、１／４分周回路（ＤFF１，２）のクロック
信号ＣINをインバータ４で反転したものを用いている
が、１／２分周回路へ直接クロック信号ＣINを入力して
も良い。この場合は、出力OUT１と出力OUT ２とは、ク
ロックの半周期分ずれることなく互いに完全に同期した
ものとなることは明白である。
入力として、１／４分周回路（ＤFF１，２）のクロック
信号ＣINをインバータ４で反転したものを用いている
が、１／２分周回路へ直接クロック信号ＣINを入力して
も良い。この場合は、出力OUT１と出力OUT ２とは、ク
ロックの半周期分ずれることなく互いに完全に同期した
ものとなることは明白である。
【００２６】以上のように、ＤFF２の出力をＤFF３のリ
セット端子に接続したので、電源投入時の初期動作を一
義的に定めることができ、ＤFF１及び２にリセット端子
を備えたり、外部回路にて電源投入時にリセット信号を
加えたりする必要がないのである。
セット端子に接続したので、電源投入時の初期動作を一
義的に定めることができ、ＤFF１及び２にリセット端子
を備えたり、外部回路にて電源投入時にリセット信号を
加えたりする必要がないのである。
【００２７】このことにより、特に半導体集積化にあた
り、入力端子の削減及び回路専有面積の減少が図れるた
め、サンプル＆ホールド用以外にパルスを発生する必要
がある場合にも本構成を採れば集積化が容易である。
り、入力端子の削減及び回路専有面積の減少が図れるた
め、サンプル＆ホールド用以外にパルスを発生する必要
がある場合にも本構成を採れば集積化が容易である。
【００２８】
【発明の効果】以上説明したよう本発明は、入力パルス
を１／Ｎ分周する回路及び１／２Ｎ分周する回路とを設
け、一方の分周出力パルスで他方の回路を半周期毎にリ
セットすることにより、リセット端子を設けずに初期動
作を一義的に定めることができるという効果がある。
を１／Ｎ分周する回路及び１／２Ｎ分周する回路とを設
け、一方の分周出力パルスで他方の回路を半周期毎にリ
セットすることにより、リセット端子を設けずに初期動
作を一義的に定めることができるという効果がある。
【図１】本発明の第１の実施例によるパルス発生回路の
構成を示す回路図である。
構成を示す回路図である。
【図２】本発明の第２の実施例によるパルス発生回路の
構成を示す回路図である。
構成を示す回路図である。
【図３】従来のパルス発生回路の構成を示す回路図であ
る。
る。
【図４】パルス発生回路を用いて離散型差動増幅器の出
力をサンプル＆ホールドする場合の構成を示すブロック
図である。
力をサンプル＆ホールドする場合の構成を示すブロック
図である。
【符号の説明】 １，２，３ ＤFF ４ インバータ回路
Claims (2)
- 【請求項１】 所定の繰返し周期の入力パルスを１／２
Ｎ（Ｎは２以上の整数）分周する第１の分周回路と、前
記入力パルスを１／Ｎ分周する第２の分周回路とを有
し、前記第１の分周回路の出力の半周期毎に前記第２の
分周回路をリセットするようにしたことを特徴とするパ
ルス発生回路。 - 【請求項２】 所定の繰返し周期の入力パルスを１／２
Ｎ分周する第１の分周回路と、前記入力パルスを反転す
るインバータと、この反転出力を１／Ｎ分周する第２の
分周回路とを有し、前記第１の分周回路の出力の半周期
毎に前記第２の分周回路をリセットするようにしたこと
を特徴とするパルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3273085A JP2953480B2 (ja) | 1991-09-25 | 1991-09-25 | パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3273085A JP2953480B2 (ja) | 1991-09-25 | 1991-09-25 | パルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0590921A true JPH0590921A (ja) | 1993-04-09 |
| JP2953480B2 JP2953480B2 (ja) | 1999-09-27 |
Family
ID=17522937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3273085A Expired - Lifetime JP2953480B2 (ja) | 1991-09-25 | 1991-09-25 | パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2953480B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10214070B4 (de) * | 2001-04-10 | 2012-07-12 | Advantest (Singapore) Pte. Ltd. | System und Verfahren zum Reduzieren einer Übergangsrate eines Eingangssignals von zu testenden Geräten beim automatischen Testen |
-
1991
- 1991-09-25 JP JP3273085A patent/JP2953480B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10214070B4 (de) * | 2001-04-10 | 2012-07-12 | Advantest (Singapore) Pte. Ltd. | System und Verfahren zum Reduzieren einer Übergangsrate eines Eingangssignals von zu testenden Geräten beim automatischen Testen |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2953480B2 (ja) | 1999-09-27 |
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