JP2774686B2

JP2774686B2 - 分割回路

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Publication number: JP2774686B2
Application number: JP2243735A
Authority: JP
Inventors: 幸司川本; 昌則神谷; 英明黄木; 俊寺田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1990-09-17
Filing date: 1990-09-17
Publication date: 1998-07-09
Anticipated expiration: 2013-07-09
Also published as: KR920007340A; US5293223A; KR0169494B1; JPH04124910A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、周期性を有する入力信号の周期を分割する
分割回路に係り、特に、特定の分割タイミングのみを抽
出するために用いて好適な分割回路関する。

［従来の技術］入力信号の周期に同期してその周期を分割しようとす
る場合、一般に、VCOを用いたPLL回路が用いられてい
る。この種のPLL回路に関する従来技術として、例え
ば、“バイポーラ集積回路”近代科学社 pp218−229
（昭和59年）等に記載された技術が知られている。

このようなPLL回路を用いることにより、入力信号の
周期をＮ分割した出力を得ることができるが、PLL回路
は、一般に回路規模が大きく、特定の分割タイミングの
みを必要とする場合には、さらに、カウンター回路を付
加する必要があるものである。

［発明が解決しようとする課題］前述した従来技術は、広汎に使用されている優れた技
術であるが、特定の分割タイミングのみを必要する場合
には、回路規模が大きくなりすぎて経済的でないという
問題点を有している。

本発明の目的は、前記従来技術の問題点を解決し、極
めて簡単な回路構成で、入力信号の周期の一定割合に当
たるタイミングを出力することのできる分割回路を提供
することにある。

さらに、本発明の他の目的は、回路の部品点数を低減
して小型化するすることができ、任意の分割タイミング
を出力することができ、回路動作中に分割タイミングを
変更可能であり、温度による分割タイミングの変動を防
止することができ、回路部品の製造バラツキの影響を最
小限に抑えることができ、分割タイミングの高安定化を
図ることのできる分割回路を提供することにある。

［課題を解決するための手段］本発明によれば前記目的は、入力信号の周期を分割
し、分割されたタイミングで出力信号を出力する分割回
路において、第１のコンデンサ及び第２のコンデンサ
と、前記第１のコンデンサの電圧と前記第２のコンデン
サの電圧の大小を比較して前記出力信号を出力する比較
器と、前記第１のコンデンサに電荷を供給する電荷供給
手段とを備え、前記入力信号に同期して、前記第２のコ
ンデンサに蓄積された電荷が放出された後、前記第２の
コンデンサには、前記第１のコンデンサに蓄積された電
荷が所定の比率で分配され、前記第１のコンデンサにお
ける前記第２のコンデンサに分配された残りの電荷が放
出された後、前記第１のコンデンサには、前記電荷供給
手段により電荷を蓄積することにより達成される。

また、前記目的は、前記所定の比率を変更する手段を
備えることにより、また、所定の比率を変更する前記手
段を、前記第１のコンデンサあるいは第２のコンデンサ
を複数のコンデンサにより構成し、該複数のコンデンサ
を切替使用することにより達成される。

さらに、前記目的は、前記第１のコンデンサと前記第
２のコンデンサとがMOSスイッチを介して接続され、該M
OSスイッチをオンすることにより、前記第１のコンデン
サに蓄積された電荷が前記第２のコンデンサに分配され
ることにより達成される。

さらに、前記本発明の目的は、前述の手段による回路
を順序正しく安定に動作させるための制御回路を備える
ことにより、蓄積器としてコンデンサを採用することに
より、分割タイミングの安定性を向上するために、蓄積
量の分配手段としてMOSスイッチを採用し、比較器とし
てFET入力コンパレータを採用することにより、そし
て、分割タイミングの安定性を飛躍的に向上するため
に、前述の手段の全てを半導体集積回路化することによ
り達成される。

［作用］前述したように、本発明によれば、回路の構成を極め
て簡単にすることができるため、部品が少なくて済み、
従って、小型で信頼性が高くしかも安価な分割回路を実
現することができる。

また、蓄積量の分配比率を変更する手段を備えている
ので、回路動作中に分割タイミングを変更することが可
能であるため、本分割回路を、様々なシステムに適用す
ることができる。

また、本発明は、分割を行うための制御回路をも含ん
でいるので、本発明を適用した応用回路を速やかに実現
することができる。

蓄積器にコンデンサを採用することにより、本発明を
電気回路として実現することができる。この場合、蓄積
量は電荷となる。電荷をＱ、コンデンサの容量をＣ、電
圧をＶとすると、Ｑ＝CV なる関係がある。

従って、本発明を実現する電気回路においては、比較
器としてコンパレータ回路を用い、前述の関係式を利用
して、電荷Ｑを直接比較することなく、電圧Ｖを比較す
るのがよい。何故なら、電圧比較コンパレータ回路は、
簡単に実現できるからである。

本発明は、分配手段としてMOSスイッチを採用してい
る。MOSスイッチは、ゲートの入力インピーダンスが極
めて高いため、蓄積電荷がゲート入力から逃げる心配が
無く、回路を高精度、高安定に動作させることが可能で
ある。また、比較器としてFET入力コンパレータを採用
するのも同様の理由による。

最後に、本発明を半導体集積回路化して構成すること
について説明する。

半導体集積回路は、極めて比精度の良いコンデンサを
簡単に提供することができる。このため、本発明を半導
体集積回路により実現すると、製造バラツキの極めて少
ない分割回路を実現することができる。ここで注意した
いのは、本発明において蓄積器としてコンデンサを用い
た場合、入力信号の周期を分割する割合を決定している
要素が、コンデンサの容量比のみであるということであ
る。

また、半導体集積回路が、高安定、高信頼性を有する
ことは周知の事実であり、この点については、特に説明
を要さない。

［実施例］以下、本発明による分割回路の一実施例を図面により
詳細に説明する。

第１図は本発明の一実施例の構成を示す回路図、第２
図はその制御回路の構成を示すブロック図、第３図は動
作を説明する波形図、第４図はワンショットマルチ回路
の一例を示す図である。第１図、第２図において、MP
1、MP2はＰ型のMOSスイッチ、MN1〜MN3はＮ型のMOSスイ
ッチ、C1、C2はコンデンサ、COMP1は比較器、PG1〜PG3
はワンショットマルチ回路である。

第１図に示す本発明の一実施例の分割回路において、
コンデンサC1、C2は、それぞれ、第１の蓄積器、第２の
蓄積器に相当するコンデンサであり、Ｎ型のMOSスイッ
チMN1、MN3は、前述した蓄積器に蓄積された量、すなわ
ち、コンデンサC1、C2に蓄積された電荷の放出手段であ
る。

Ｐ型のMOSスイッチMP2とＮ型のMOSスイッチMN3とは、
蓄積量の分配手段として用いられている。COMP1は、比
較器として用いられているFET入力のコンパレータであ
る。

また、定電流源CCと、Ｐ型のMOSスイッチMP1とは、こ
の２者により経過時間を蓄積可能な量に変換する手段と
して機能する。

第１図に示す回路は、本発明を電気回路として実現し
たものであり、ここで言う蓄積可能な量とは電荷Ｑであ
る。なお、ａ、ｂ、ｃ、ｄは、制御回路から制御信号を
受け取る端子であり、ｅは、信号出力端子である。

第１図に示す分割回路のための制御回路の例が、第２
図に示されている。

この制御回路は、ワンシヨツトマルチ回路PG1、PG2、
PG3と、遅延を有するインバータG1、G2と、インバータG
3、G4、G5とにより、図示のように構成されており、そ
の端子ａ、ｂ、ｃ、ｄは、制御信号の出力端子であり、
第１図の同一記号の端子に接続される。また、端子Ｈに
は、分割されるべき周期性入力信号が入力される。

ワンシヨツトマルチ回路PG1、PG2、PG3は、例えば、
第４図に示すように、その出力パルス幅を決めるインバ
ータG7〜G11と、ANDゲートG6とにより構成される。

第３図には、前述した分割回路と制御回路とを組み合
わせて動作させた場合の、各端子の入力波形、出力波形
及びコンデンサC1、C2の電圧波形が示されている。

次に、第３図に示す波形図を参照して、前述した分割
回路と制御回路とを組み合わせて動作させた場合の動作
を説明する。

（１）制御回路の端子Ｈに、第３図に示すような繰り返
し周期を持つ入力信号が与えられると、制御回路は、そ
の出力端子ａ〜ｄに、お互いに重なり合うことのない、
第３図にａ〜ｄとして示すようなパルス信号を順番に出
力する。但し、出力端子ｂ、ｃに出力されるパルス信号
は、同一タイミングで、位相が180度異なるものであ
る。これらのパルス信号は、入力信号の周期Ｔに比較し
て無視できる程度に短いパルス幅を有する。

（２）出力端子ａに制御信号が与えられると、MOSスイ
ッチMN3がオンとなり、入力信号の前の周期に、コンデ
ンサC2に蓄積されていた電荷がMOSスイッチMN3を介して
放電される。

（３）次に、出力端子ｂ、ｃに制御信号が与えられる
と、MOSスイッチMN2、MP2がオンとなり、これらのスイ
ッチを介して、入力信号の前の周期にコンデンサC1に蓄
積された電荷がC2に分配される。このとき、コンデンサ
C1とC2との電圧は等しくなり、コンデンサC1とC2との容
量比に従って電荷が配分され、それに相当する電圧値と
なる。

（４）次に、出力端子ｄに制御信号が与えられると、MO
SスイッチMN1がオンとなり、入力信号の前の周期にコン
デンサC1に蓄積されていた電荷で、前述によりコンデン
サC2に分配した残りの電荷がMOSスイッチMN1を介して放
出される。

（５）端子ｄの制御信号が終了すると、MOSスイッチMP1
を介して、定電流源CCからの電流がコンデンサC1に流れ
込み、コンデンサC1に電荷が蓄積され始め、蓄積された
電荷量に比例して、コンデンサC1の電圧が上昇して行
く。

（６）コンデンサC1の電圧が、C2の電圧を超す瞬間に比
較器COMP1の出力は、そのレベルをLoからHiに反転さ
せ、分割した結果のタイミング信号を出力する。

（７）そして、第１図及び第２図に示す回路からなる本
発明の本実施例は、周期性入力信号である端子Ｈへの入
力信号の周期に従い、前述した動作を繰り返す。

次に、比較器COMP1の信号出力タイミングについて説
明する。

入力信号の周期をＴ、入力信号の立上りから出力信号
の立上りまでの時間をｔとすると、Ｔとｔには次のよう
な簡単な関係式が成り立つ。

ｔ＝Ｔ×C1/（C1＋C2）但し、全体の周期Ｔに対する制御信号ａ、ｂ、ｃ、ｄ
の周期は小さいので無視した。

前述の関係式から分かるように、前述した本発明の実
施例は、入力信号の周期Ｔに対して、コンデンサの容量
比のみによつて決定される一定の割合のタイミングで分
割信号を出力することができる。また、この回路は、前
述の式から、定電流源CCのバラツキや温度の影響を受け
ないことも分かる。

前述した本発明の実施例は、コンデンサの容量を変え
ることにより、分割比を変えることができ、このため、
コンデンサC1、C2の一方あるいは両方を、可変容量型の
コンデンサとし、あるいは、コンデンサC1、C2の一方あ
るいは両方を、複数個のコンデンサで構成し、これらを
切替て使用するようにすることができる。

また、前述した本発明の実施例は、その全体を半導体
集積回路により構成することができ、これにより、極め
て比精度の良いコンデンサを簡単に提供できるため、分
割回路を、製造バラツキの極めて少ない、高安定、高信
頼性の非常に小型でしかも安価なものとすることができ
る。

［発明の効果］以上説明したように本発明によれば、回路構成が極め
て簡単で、使用部品の数が少なくて済み、従って、小型
で信頼性が高くしかも安価な分割回路を提供することが
できる。

また、本発明は、回路動作中に分割タイミングを変更
することが可能であるため、様々なシステムに応用する
ことが可能である。

また、本発明は、分割回路の制御回路の含んでいるの
で、応用回路を速やかに実現することが可能である。

また、本発明は、蓄積器としてコンデンサを採用する
ことにより、コンデンサの容量比のみによって、分割信
号の出力タイミングを決定することができるので、製造
バラツキが少なく、温度変化の影響を受けることのな
い、極めて高安定な分割回路を提供することができる。

また、本発明は、分配手段としてMOSスイッチを採用
することにより、蓄積電荷がゲート入力から逃げること
がないので、高精度、高安定な分割回路を提供すること
ができる。

同様の理由により、本発明は、比較器としてFET入力
のコンパレータを採用することにより、さらに高精度、
高安定な分割回路を提供することができる。

また、本発明は、その全体を半導体集積回路により実
現することができ、これにより、極めて比精度の良いコ
ンデンサを簡単に提供できるため、製造バラツキが極め
て少なく、高安定、高信頼性の非常に小型でしかも安価
な分割回路を提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示す回路図、第２図
はその制御回路の構成を示すブロック図、第３図は動作
を説明する波形図、第４図はワンショットマルチ回路の
一例を示す図である。 MP1、MP2……Ｐ型のMOSスイッチ、MN1〜MN3……Ｎ型のM
OSスイッチ、C1、C2……コンデンサ、COMP1……比較
器、PG1〜PG3……ワンショットマルチ回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者黄木英明神奈川県横浜市戸塚区吉田町292番地日立ビデオエンジニアリング株式会社内 (72)発明者寺田俊神奈川県横浜市戸塚区吉田町292番地日立ビデオエンジニアリング株式会社内 (56)参考文献特開昭62−32718（ＪＰ，Ａ) 特開平１−151817（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】入力信号の周期を分割し、分割されたタイ
ミングで出力信号を出力する分割回路において、第１の
コンデンサ及び第２のコンデンサと、前記第１のコンデ
ンサの電圧と前記第２のコンデンサの電圧の大小を比較
して前記出力信号を出力する比較器と、前記第１のコン
デンサに電荷を供給する電荷供給手段とを備え、前記入
力信号に同期して、前記第２のコンデンサに蓄積された
電荷が放出された後、前記第２のコンデンサには、前記
第１のコンデンサに蓄積された電荷が所定の比率で分配
され、前記第１のコンデンサにおける前記第２のコンデ
ンサに分配された残りの電荷が放出された後、前記第１
のコンデンサには、前記電荷供給手段により電荷が蓄積
されることを特徴とする分割回路。
【請求項２】前記所定の比率を変更する手段を備えるこ
とを特徴とする請求項１記載の分割回路。
【請求項３】前記所定の比率を変更する前記手段が、前
記第１のコンデンサあるいは第２のコンデンサを複数の
コンデンサにより構成され、該複数のコンデンサが切替
使用されることを特徴とする請求項２記載の分割回路。
【請求項４】前記第１のコンデンサと前記第２のコンデ
ンサとがMOSスイッチを介して接続され、該MOSスイッチ
をオンすることにより、前記第１のコンデンサに蓄積さ
れた電荷が前記第２のコンデンサに分配されることを特
徴とする請求項１、２または３記載の分割回路。
【請求項５】前記比較器として、FET入力のコンパレー
タを用いたことを特徴とする請求項１ないし４のうちい
ずれか１記載の分割回路。
【請求項６】第１の電源端子と、第２の電源端子と、出
力端子と、一端が第１のスイッチを介して前記第１の電
源端子に接続され、他端が前記第２の電源端子に接続さ
れている第１のコンデンサと、前記第１のコンデンサの
一端と前記第２の電源端子との間に接続されている第２
のスイッチと、一端が第３のスイッチを介して第１のコ
ンデンサの一端に切続され、他端が前記第２の電源端子
に接続されている第２のコンデンサと、前記第２のコン
デンサの一端と前記第２の電源端子との間に接続されて
いる第４のスイッチと、前記第１のコンデンサ及び第２
のコンデンサの各端子電圧を比較し、出力が前記出力端
子に接続される比較器とを備え、前記第４のスイッチ
は、一定の周期で第２のコンデンサの電荷を放出するに
充分な時間だけONし、前記第３のスイッチは、前記第４
のスイッチと同周期で前記第４のスイッチより少し遅れ
て前記第１のコンデンサから前記第２のコンデンサへ電
荷を移送するに充分なだけONし、前記第２のスイッチ
は、前記第４のスイッチと同周期で前記第３のスイッチ
より少し遅れて前記第１のコンデンサの電荷を放出する
に充分な時間だけONし、かつ、前記第１のスイッチは、
前記第２のスイッチがOFFしている期間だけONすること
を特徴とする入力信号の周期を分割する時分割回路。