JPH0582965B2 - - Google Patents
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- JPH0582965B2 JPH0582965B2 JP61067364A JP6736486A JPH0582965B2 JP H0582965 B2 JPH0582965 B2 JP H0582965B2 JP 61067364 A JP61067364 A JP 61067364A JP 6736486 A JP6736486 A JP 6736486A JP H0582965 B2 JPH0582965 B2 JP H0582965B2
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はマイクロエレクトロニクス装置例えば
個体電子装置、半導体装置、起伝導装置を構成す
る凹部の埋め込み方法に関する。
個体電子装置、半導体装置、起伝導装置を構成す
る凹部の埋め込み方法に関する。
（従来の技術）
凹部を埋め込み層で埋め込み、エツチバツク法
で平坦化を図つた後埋め込み層上に接して被覆層
を形成する場合、従来技術では例えば応用物理第
54巻第７号（1985）p682にある如く表面の平坦
化を実現する事は困難であつた。
で平坦化を図つた後埋め込み層上に接して被覆層
を形成する場合、従来技術では例えば応用物理第
54巻第７号（1985）p682にある如く表面の平坦
化を実現する事は困難であつた。
従来技術の例を第３図ａ−ｅの断面図で示し説
明する。下地層３１の上に凹部３２を有する第１
層３３が形成されている（第３図ａ）。試料全面
に凹部３２の段差と同じ厚さの埋め込み層３４を
形成した後（第３図ｂ）、流動性を有する平坦層
３５を用いて試料表面を平坦化する（第３図ｃ）。
平坦化層３５と埋め込み層３４が同じエツチング
速度である条件でエツチングを行う。このエツチ
ング終点は原理的に第１層３３の表面が露出した
時点であるが実際は第１層３３表面露出の瞬間を
正確に検出する事は現在の技術では困難である。
一方第１層３３上に埋め込み層３４が残留する事
は避ける必要がある。その結果実際的には上記エ
ツチングは余裕をもつて理想状態よりも長目にほ
どこされ、エツチング後の埋め込み層３４の表面
は第１層３３の表面よりも下地層３１側に位置し
ていた（第３図ｄ）。すなわち、埋め込み層３４
と第１層３３が形成する表面には段差が生じた。
その結果凹部３２をおおう第２層３５を設けた後
も第２層表面に前記段差が反映した凹凸が生じた
（第３図ｅ）。又第４図ａ−ｅの断面図に示す方法
も考えられる。第４図ａに示す如く下地層４１の
上に凹部４２を有する第１層４３が形成される。
試料全面に凹部４２の段差と同じ厚さの埋め込み
層４４を形成する（第４図ｂ）。次に流動性を有
する平坦化層４５を用いて試料表面を平坦化する
（第４図ｃ）。平坦化層４５と埋め込み層４４が同
じエツチング速度である条件でエツチングを行
う。平坦化層４５を全て除去し、埋め込み層４４
を第１層４３上に指定厚だけ残した状態でエツチ
ングを終了させた後（第４図ｄ）、凹部４２をお
おうように埋め込み層４４をパターニングする
（第４図ｅ）。しかしこの方法では、凹部４２をお
おう層の膜厚を指定通り実現するためには埋め込
み層４４のエツチング条件を精密に制御しなけれ
ばならず事実上凹部４２をおおう層の膜厚の高精
度化は不可能であつた。
明する。下地層３１の上に凹部３２を有する第１
層３３が形成されている（第３図ａ）。試料全面
に凹部３２の段差と同じ厚さの埋め込み層３４を
形成した後（第３図ｂ）、流動性を有する平坦層
３５を用いて試料表面を平坦化する（第３図ｃ）。
平坦化層３５と埋め込み層３４が同じエツチング
速度である条件でエツチングを行う。このエツチ
ング終点は原理的に第１層３３の表面が露出した
時点であるが実際は第１層３３表面露出の瞬間を
正確に検出する事は現在の技術では困難である。
一方第１層３３上に埋め込み層３４が残留する事
は避ける必要がある。その結果実際的には上記エ
ツチングは余裕をもつて理想状態よりも長目にほ
どこされ、エツチング後の埋め込み層３４の表面
は第１層３３の表面よりも下地層３１側に位置し
ていた（第３図ｄ）。すなわち、埋め込み層３４
と第１層３３が形成する表面には段差が生じた。
その結果凹部３２をおおう第２層３５を設けた後
も第２層表面に前記段差が反映した凹凸が生じた
（第３図ｅ）。又第４図ａ−ｅの断面図に示す方法
も考えられる。第４図ａに示す如く下地層４１の
上に凹部４２を有する第１層４３が形成される。
試料全面に凹部４２の段差と同じ厚さの埋め込み
層４４を形成する（第４図ｂ）。次に流動性を有
する平坦化層４５を用いて試料表面を平坦化する
（第４図ｃ）。平坦化層４５と埋め込み層４４が同
じエツチング速度である条件でエツチングを行
う。平坦化層４５を全て除去し、埋め込み層４４
を第１層４３上に指定厚だけ残した状態でエツチ
ングを終了させた後（第４図ｄ）、凹部４２をお
おうように埋め込み層４４をパターニングする
（第４図ｅ）。しかしこの方法では、凹部４２をお
おう層の膜厚を指定通り実現するためには埋め込
み層４４のエツチング条件を精密に制御しなけれ
ばならず事実上凹部４２をおおう層の膜厚の高精
度化は不可能であつた。
更に、凹部４２をおおうように埋め込み層４４
をパターニングした（第４図ｅ）後、この埋め込
み層４４上に接して被覆膜層を設けることは新た
にマスクを設けて現像を行う等の工程数が増し、
且つ埋め込み層表面全体をおおうような被覆膜層
を設けることは非常に困難となり、歩留まりも低
下する。
をパターニングした（第４図ｅ）後、この埋め込
み層４４上に接して被覆膜層を設けることは新た
にマスクを設けて現像を行う等の工程数が増し、
且つ埋め込み層表面全体をおおうような被覆膜層
を設けることは非常に困難となり、歩留まりも低
下する。
（発明が解決しようとする問題点）
以上の結果、第２層３５上に設けられる配線又
は回路素子等の断線率及び故障率の増加を招き、
装置の歩留まりの向上信頼性の向上を図る事が困
難であるか、又は凹部４２をおおう層の膜厚を高
精度で規定することは困難であり、且つ被覆膜層
を設ける工程による歩留まりの低下が問題となつ
た。
は回路素子等の断線率及び故障率の増加を招き、
装置の歩留まりの向上信頼性の向上を図る事が困
難であるか、又は凹部４２をおおう層の膜厚を高
精度で規定することは困難であり、且つ被覆膜層
を設ける工程による歩留まりの低下が問題となつ
た。
本発明の目的は上記従来の困難を除くために、
制御性の余裕度が大なるエツチバツク法により凹
部埋め込み層上の平坦化を達成できる凹部埋め込
み方法を提供する事にある。
制御性の余裕度が大なるエツチバツク法により凹
部埋め込み層上の平坦化を達成できる凹部埋め込
み方法を提供する事にある。
（問題点を解決するための手段）
本発明の凹部埋め込み方法は、該凹部の段差よ
り厚い厚さの埋め込み層を試料表面に形成する第
１の工程と、第１の工程後流動性を有する平坦化
膜を用いて試料表面を平坦化する第２の工程と第
２の工程後該埋め込み層と同じエツチング速度で
該平坦化膜及び該埋め込み層をエツチングし該平
坦化膜のエツチングが全て終了し且つ該凹部を除
いた領域の該埋め込み層の一部を残す第３の工程
と該凹部を除いた領域における第３の工程で残つ
た埋め込み層の厚さを、最終的に必要な被覆層の
厚さから差し引いた厚さの被覆層を第３の工程後
に該埋め込み層上に接して設けた後、該被覆膜層
と該埋め込み層を連続的に同一工程でパターニン
グする工程とを含む事を特徴とする。
り厚い厚さの埋め込み層を試料表面に形成する第
１の工程と、第１の工程後流動性を有する平坦化
膜を用いて試料表面を平坦化する第２の工程と第
２の工程後該埋め込み層と同じエツチング速度で
該平坦化膜及び該埋め込み層をエツチングし該平
坦化膜のエツチングが全て終了し且つ該凹部を除
いた領域の該埋め込み層の一部を残す第３の工程
と該凹部を除いた領域における第３の工程で残つ
た埋め込み層の厚さを、最終的に必要な被覆層の
厚さから差し引いた厚さの被覆層を第３の工程後
に該埋め込み層上に接して設けた後、該被覆膜層
と該埋め込み層を連続的に同一工程でパターニン
グする工程とを含む事を特徴とする。
（作用）
第１図ａ−ｅの断面図を用いて本発明の原理を
説明する。下地層１の上に、凹部２を有する第１
層３が用意される（第１図ａ）。凹部２の段差よ
り厚い埋め込み層４を試料全体に形成する（第１
図ｂ）。次に、埋め込み層４上に流動性を有する
平坦化層５を形成し試料表面を平坦化する（第１
図ｃ）。その後平坦化層５と埋め込み層４とが同
じ速度でエツチングされる条件で平坦化５と埋め
込み層４とをエツチングしていく。平坦化層５の
エツチングが終了し（Ａ点）、まだ第１層３が露
出しない段階（Ｂ点）でエツチングを終了し、試
料表面に埋め込み層４の平坦化層を形成する（第
１図ｄ）。エツチングの終点はＡ点とＢ点の間と
する。次に第１層３上に残つている埋め込み層４
の厚さｔを測定する。次に第２層６（膜厚t0−
ｔ）を試料全面に形成する。但しt0は凹部４２を
おおう層の指定された膜厚である。埋め込み層４
を連続的に同一工程でパターニングする（第１図
ｅ）。すでに試料表面に平坦化されて形成されて
いる。埋め込み層４上に第２層６を重ねて形成し
て連続パターニングをほどこすために、第２層６
表面は良好な平坦性を有する。又凹部４２をおお
う層の膜厚t0は精度良く実現できる。
説明する。下地層１の上に、凹部２を有する第１
層３が用意される（第１図ａ）。凹部２の段差よ
り厚い埋め込み層４を試料全体に形成する（第１
図ｂ）。次に、埋め込み層４上に流動性を有する
平坦化層５を形成し試料表面を平坦化する（第１
図ｃ）。その後平坦化層５と埋め込み層４とが同
じ速度でエツチングされる条件で平坦化５と埋め
込み層４とをエツチングしていく。平坦化層５の
エツチングが終了し（Ａ点）、まだ第１層３が露
出しない段階（Ｂ点）でエツチングを終了し、試
料表面に埋め込み層４の平坦化層を形成する（第
１図ｄ）。エツチングの終点はＡ点とＢ点の間と
する。次に第１層３上に残つている埋め込み層４
の厚さｔを測定する。次に第２層６（膜厚t0−
ｔ）を試料全面に形成する。但しt0は凹部４２を
おおう層の指定された膜厚である。埋め込み層４
を連続的に同一工程でパターニングする（第１図
ｅ）。すでに試料表面に平坦化されて形成されて
いる。埋め込み層４上に第２層６を重ねて形成し
て連続パターニングをほどこすために、第２層６
表面は良好な平坦性を有する。又凹部４２をおお
う層の膜厚t0は精度良く実現できる。
（実施例）
第２図ａ−ｅの断面図は本発明の方法を明示す
るための超伝導回路装置の電極コンタクト製造フ
ローの断面図である。
るための超伝導回路装置の電極コンタクト製造フ
ローの断面図である。
例えばNbを用いたグランドプレーン、シリコ
ン基部等を含む基部層２１上に例えばSiOで絶縁
層２２が形成され、該絶縁層２２上に例えばNb
で厚さ200nmの第１層配線２３と、例えば同じ厚
さのSiOで埋め込み絶縁層２４が平坦性良く配置
されている。第１層配線２３表面上に電気的接触
をとるための開孔、凹部２６を有する層間絶縁層
２５が例えばSiOを用いて100nmの厚さに形成さ
れる（第２図ａ）。次に例えばNbスパツタ膜を用
いた埋め込み層２７を、150nmの厚さに設ける
（第２図ｂ）。次に試料表面に例えばフオトレジス
トを1μm厚に塗布し、例えば400℃以上で１時間
焼きしめて試料表面上にフオトレジストを流動さ
せ試料表面を平坦化する。その後、例えばガス圧
3paのCF4ガスを用いて0.16W／cm2のパワーで反
応性イオンエツチングする。このエツチング条件
ではフオトレジストの平坦化層と埋め込み層２７
はどちらも40nm／ｍの速度でエツチングされる。
全平坦化層のエツチングが終了してから層間絶縁
層２５が露出するまでの間にエツチングを終了す
る（第２図ｃ）。その結果試料表面に埋め込み層
２７の平坦化層が形成される。この膜厚ｔを測定
し、次に第２層配線２８を例えばNbスパツタ堆
積法でt0−ｔの厚さに形成する（第２図ｄ）。但
しt0は層間絶縁層２５上に設けられる配線層の膜
厚としてあらかじめ指定された量であり例えば
200nmである。第２層配線２８表面も、下地の平
坦性を反映して良い平坦性を有し層間絶縁層２５
上に設けられる配線層の膜厚は例えば200nmに指
定通り形成される。次工程で第２層配線２８のパ
ターニングを行い例えばCF4ガス5paのガス圧放
電電力0.16W／cm2の条件で層間絶縁層２５が露出
するまで反応性イオンエツチングする（第２図
ｅ）。その結果凹部２６領域の埋め込み層上に、
平坦性が良く例えば200nmの指定どおりの膜厚の
第２層配線２８が形成される。又図には示されて
いないが第２層配線を埋め込む事、及び上述の工
程につけ加えて、例えばジヨセフソン接合素子、
抵抗素子、超伝導配線、容量素子及びインダクタ
ンス素子等を形成する事もできる。又、本発明は
超伝導装置に限らず、絶縁体、半導体金属等のあ
らゆる材料によつて構成される装置の形成方法に
も適用できる。
ン基部等を含む基部層２１上に例えばSiOで絶縁
層２２が形成され、該絶縁層２２上に例えばNb
で厚さ200nmの第１層配線２３と、例えば同じ厚
さのSiOで埋め込み絶縁層２４が平坦性良く配置
されている。第１層配線２３表面上に電気的接触
をとるための開孔、凹部２６を有する層間絶縁層
２５が例えばSiOを用いて100nmの厚さに形成さ
れる（第２図ａ）。次に例えばNbスパツタ膜を用
いた埋め込み層２７を、150nmの厚さに設ける
（第２図ｂ）。次に試料表面に例えばフオトレジス
トを1μm厚に塗布し、例えば400℃以上で１時間
焼きしめて試料表面上にフオトレジストを流動さ
せ試料表面を平坦化する。その後、例えばガス圧
3paのCF4ガスを用いて0.16W／cm2のパワーで反
応性イオンエツチングする。このエツチング条件
ではフオトレジストの平坦化層と埋め込み層２７
はどちらも40nm／ｍの速度でエツチングされる。
全平坦化層のエツチングが終了してから層間絶縁
層２５が露出するまでの間にエツチングを終了す
る（第２図ｃ）。その結果試料表面に埋め込み層
２７の平坦化層が形成される。この膜厚ｔを測定
し、次に第２層配線２８を例えばNbスパツタ堆
積法でt0−ｔの厚さに形成する（第２図ｄ）。但
しt0は層間絶縁層２５上に設けられる配線層の膜
厚としてあらかじめ指定された量であり例えば
200nmである。第２層配線２８表面も、下地の平
坦性を反映して良い平坦性を有し層間絶縁層２５
上に設けられる配線層の膜厚は例えば200nmに指
定通り形成される。次工程で第２層配線２８のパ
ターニングを行い例えばCF4ガス5paのガス圧放
電電力0.16W／cm2の条件で層間絶縁層２５が露出
するまで反応性イオンエツチングする（第２図
ｅ）。その結果凹部２６領域の埋め込み層上に、
平坦性が良く例えば200nmの指定どおりの膜厚の
第２層配線２８が形成される。又図には示されて
いないが第２層配線を埋め込む事、及び上述の工
程につけ加えて、例えばジヨセフソン接合素子、
抵抗素子、超伝導配線、容量素子及びインダクタ
ンス素子等を形成する事もできる。又、本発明は
超伝導装置に限らず、絶縁体、半導体金属等のあ
らゆる材料によつて構成される装置の形成方法に
も適用できる。
（発明の効果）
以上述べた如く本発明により従来の困難を解消
し、試料下地の凹部を埋め込んだ埋め込み層上の
形成層の平坦化が実現でき、更に膜厚が高精度に
規定でき又、プロセス余裕度の大きなエツチング
法を用いる事ができる。その結果、配線又は回路
素子の断線率又は故障率が低減し、信頼性の高い
超伝導回路装置を高歩留まりで製造する事ができ
る。
し、試料下地の凹部を埋め込んだ埋め込み層上の
形成層の平坦化が実現でき、更に膜厚が高精度に
規定でき又、プロセス余裕度の大きなエツチング
法を用いる事ができる。その結果、配線又は回路
素子の断線率又は故障率が低減し、信頼性の高い
超伝導回路装置を高歩留まりで製造する事ができ
る。
第１図ａ−ｅは本発明の製造工程を明示するた
めの凹部埋め込み方法の工程断面図である。第２
図ａ−ｅは本発明の１実施例を示すための超伝導
回路装置の凹部埋め込み方法の工程断面図であ
る。第３図ａ−ｅは従来の凹部埋め込み方法の工
程断面図である。第４図ａ−ｅは従来の別の凹部
埋め込み方法の工程断面図である。 図において、１，３１，４１は下地層、２，２
６，３２，４２は凹部、３，３３，４３は第１
層、４，２７，３４，４４は埋め込み層、５，３
５，４５は平坦化層、６は第２層、２１は基部
層、２２は絶縁層、２３は第１層配線、２４は埋
め込み絶縁層、２５は層間絶縁層、２８は第２層
配線をそれぞれ示す。
めの凹部埋め込み方法の工程断面図である。第２
図ａ−ｅは本発明の１実施例を示すための超伝導
回路装置の凹部埋め込み方法の工程断面図であ
る。第３図ａ−ｅは従来の凹部埋め込み方法の工
程断面図である。第４図ａ−ｅは従来の別の凹部
埋め込み方法の工程断面図である。 図において、１，３１，４１は下地層、２，２
６，３２，４２は凹部、３，３３，４３は第１
層、４，２７，３４，４４は埋め込み層、５，３
５，４５は平坦化層、６は第２層、２１は基部
層、２２は絶縁層、２３は第１層配線、２４は埋
め込み絶縁層、２５は層間絶縁層、２８は第２層
配線をそれぞれ示す。
Claims (1)
- １ 試料表面の凹部を埋め込み層で埋め込んだ後
該凹部をおおうように該埋め込み層上に接して設
けられる被膜層のパターニングを行う工程におい
て、該凹部の段差より厚い厚さの埋め込み層を試
料表面に形成する第１の工程と第１の工程後、流
動性を有する平坦化膜を用いて試料表面を平坦化
する第２の工程と第２の工程後該埋め込み層と同
じエツチング速度で該平坦化膜及び該埋め込み層
をエツチングし、該平坦化膜のエツチングが全て
終了し且つ該凹部を除いた領域の該埋め込み層の
一部を残す第３の工程と、該凹部を除いた領域に
おける第３の工程で残つた埋め込み層の厚さを、
最終的に必要な被覆膜層の厚さから差し引いた厚
さの被覆膜層を第３の工程後の該埋め込み層上に
接して設けた後、該被覆膜層と該埋め込み層を連
続的に同一工程でパターニングする工程とを含む
ことを特徴とする凹部埋め込み方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6736486A JPS62224937A (ja) | 1986-03-27 | 1986-03-27 | 凹部埋め込み方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6736486A JPS62224937A (ja) | 1986-03-27 | 1986-03-27 | 凹部埋め込み方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62224937A JPS62224937A (ja) | 1987-10-02 |
| JPH0582965B2 true JPH0582965B2 (ja) | 1993-11-24 |
Family
ID=13342881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6736486A Granted JPS62224937A (ja) | 1986-03-27 | 1986-03-27 | 凹部埋め込み方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62224937A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01161861A (ja) * | 1987-12-18 | 1989-06-26 | Oki Electric Ind Co Ltd | 完全密着型イメージセンサ素子の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5664436A (en) * | 1979-10-30 | 1981-06-01 | Fujitsu Ltd | Manufacturf of semiconductor device |
| JPS58132949A (ja) * | 1982-02-02 | 1983-08-08 | Toshiba Corp | 半導体装置の製造方法 |
-
1986
- 1986-03-27 JP JP6736486A patent/JPS62224937A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5664436A (en) * | 1979-10-30 | 1981-06-01 | Fujitsu Ltd | Manufacturf of semiconductor device |
| JPS58132949A (ja) * | 1982-02-02 | 1983-08-08 | Toshiba Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62224937A (ja) | 1987-10-02 |
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