JPH0573431A - 記憶回路 - Google Patents
記憶回路Info
- Publication number
- JPH0573431A JPH0573431A JP3235799A JP23579991A JPH0573431A JP H0573431 A JPH0573431 A JP H0573431A JP 3235799 A JP3235799 A JP 3235799A JP 23579991 A JP23579991 A JP 23579991A JP H0573431 A JPH0573431 A JP H0573431A
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- JP
- Japan
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- data
- storage area
- input
- data storage
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Abstract
(57)【要約】
【目的】 或る記憶領域のデータをバックアップしなが
ら更新する際、温存すべきデータの読出し／書込み処理
を不要として、処理時間を短縮する記憶回路を提供す
る。 【構成】 本発明の記憶回路は、書込み処理ならびに読
出し処理の両処理作用に対応可能な記憶回路として構成
されており、同一のアドレスを有する複数のデータ記憶
領域３および６と、これらのデータ記憶領域３および６
に対する書込み処理が行われる度ごとに、ポインタ値が
逐次変化されるとともに、複数のデータ記憶領域３およ
び６の内から一つの記憶領域を選択するポインタ９と、
アドレス入旅信号１０１に対応するアドレスバッファ１
およびアドレスデコーダ２と、データ記憶領域３に対応
する入力バッファ４および出力バッファ５と、データ記
憶領域６に対応する入力バッファ７および出力バッファ
８と、これらの入力バッファおよび出力バッファを制御
する制御回路１０およびＡＮＤ回路１３〜１６とを備え
て構成される。
ら更新する際、温存すべきデータの読出し／書込み処理
を不要として、処理時間を短縮する記憶回路を提供す
る。 【構成】 本発明の記憶回路は、書込み処理ならびに読
出し処理の両処理作用に対応可能な記憶回路として構成
されており、同一のアドレスを有する複数のデータ記憶
領域３および６と、これらのデータ記憶領域３および６
に対する書込み処理が行われる度ごとに、ポインタ値が
逐次変化されるとともに、複数のデータ記憶領域３およ
び６の内から一つの記憶領域を選択するポインタ９と、
アドレス入旅信号１０１に対応するアドレスバッファ１
およびアドレスデコーダ２と、データ記憶領域３に対応
する入力バッファ４および出力バッファ５と、データ記
憶領域６に対応する入力バッファ７および出力バッファ
８と、これらの入力バッファおよび出力バッファを制御
する制御回路１０およびＡＮＤ回路１３〜１６とを備え
て構成される。
Description
【０００１】
【産業上の利用分野】本発明は記憶回路に関し、特に読
み書き可能な記憶回路に関する。
み書き可能な記憶回路に関する。
【０００２】
【従来の技術】従来の読み書き可能な記憶回路において
は、記憶データのバックアップとしては、記憶領域の中
からバックアップしたいデータを読出して、別の記憶領
域に書込むことにより行われている。例えば、ワードプ
ロセッサにおいては、誤まって文書を削除してしまった
時に、バックアップ用として保持されているデータを呼
び戻すことができる機能が備えられている。
は、記憶データのバックアップとしては、記憶領域の中
からバックアップしたいデータを読出して、別の記憶領
域に書込むことにより行われている。例えば、ワードプ
ロセッサにおいては、誤まって文書を削除してしまった
時に、バックアップ用として保持されているデータを呼
び戻すことができる機能が備えられている。
【０００３】図２は、従来の読み書き可能な記憶回路の
一例を示すプロック図である。図２に示されるように、
本従来例は、アドレスバッファ１７と、アドレスデコー
ダ１８と、読出し／書込み可能なデータ記憶領域１９お
よび２２と、入力バッファ２０と、出力バッファ２１
と、ＡＮＤ回路２４および２５を含み、入力バッファ２
０および出力バッファ２１を制御する制御回路２３とを
備えて構成される。
一例を示すプロック図である。図２に示されるように、
本従来例は、アドレスバッファ１７と、アドレスデコー
ダ１８と、読出し／書込み可能なデータ記憶領域１９お
よび２２と、入力バッファ２０と、出力バッファ２１
と、ＡＮＤ回路２４および２５を含み、入力バッファ２
０および出力バッファ２１を制御する制御回路２３とを
備えて構成される。
【０００４】図２において、データ記憶回路１９および
２２は、それぞれデータのワーキングエリアおよびデー
タのバックアップエリアとして割当てられているデータ
記憶領域である。データ記憶領域１９にデータを書込む
場合には、先ずアドレス入力信号１０９を設定し、チッ
プセレクト信号１１１をアクティブにして、書込むデー
タをデータバス１１０に設定した後に、ライトイネーブ
ル信号１１２をアクティブにすることにより、必要なデ
ータの書込みが行われる。また、データ記憶領域１９か
らデータを読出す場合には、上記の動作の中で、データ
バス１１０をフローテイングにし、ライトイネーブル信
号１１２をインアクティブにすることにより、設定され
たアドレスのデータがデータバス１１０に出力される。
２２は、それぞれデータのワーキングエリアおよびデー
タのバックアップエリアとして割当てられているデータ
記憶領域である。データ記憶領域１９にデータを書込む
場合には、先ずアドレス入力信号１０９を設定し、チッ
プセレクト信号１１１をアクティブにして、書込むデー
タをデータバス１１０に設定した後に、ライトイネーブ
ル信号１１２をアクティブにすることにより、必要なデ
ータの書込みが行われる。また、データ記憶領域１９か
らデータを読出す場合には、上記の動作の中で、データ
バス１１０をフローテイングにし、ライトイネーブル信
号１１２をインアクティブにすることにより、設定され
たアドレスのデータがデータバス１１０に出力される。
【０００５】読出し／書込み可能なデータ記憶領域２２
に読出し／書込みを行う場合には、前述したデータ記憶
領域１９に対する読出し／書込みと比較して、アドレス
をデータ記憶領域２２に割当てられたアドレスに変える
ことにより、全く同様に行われる。即ち、データのワー
キングエリアに割当てられたデータ記憶領域１９のデー
タをバックアップする場合には、データ記憶領域１９か
らバックアップするデータを読出して、データのワーキ
ングエリアとして割当てられたデータ記憶領域１９に対
する書込みと同様の動作が、アドレスのバックアップエ
リアとして割当てられているデータ記憶領域２２のアド
レスに変えて、バックアップするデータの数だけ繰返し
て行われる。
に読出し／書込みを行う場合には、前述したデータ記憶
領域１９に対する読出し／書込みと比較して、アドレス
をデータ記憶領域２２に割当てられたアドレスに変える
ことにより、全く同様に行われる。即ち、データのワー
キングエリアに割当てられたデータ記憶領域１９のデー
タをバックアップする場合には、データ記憶領域１９か
らバックアップするデータを読出して、データのワーキ
ングエリアとして割当てられたデータ記憶領域１９に対
する書込みと同様の動作が、アドレスのバックアップエ
リアとして割当てられているデータ記憶領域２２のアド
レスに変えて、バックアップするデータの数だけ繰返し
て行われる。
【０００６】
【発明が解決しようとする課題】上述した従来の記憶回
路においては、或る変数の値をバックアップする場合、
その変数の値を一旦読出してから、その変数が割当てら
れているデータ記憶領域とは別のアドレスを持つデータ
記憶領域に再度書込みが行われている。このために、一
つの変数をバックアップするごとに、データの読出しと
書込みの２回の記憶回路に対するアクセスが必要とな
り、処理時間が余分にかかるという欠点がある。
路においては、或る変数の値をバックアップする場合、
その変数の値を一旦読出してから、その変数が割当てら
れているデータ記憶領域とは別のアドレスを持つデータ
記憶領域に再度書込みが行われている。このために、一
つの変数をバックアップするごとに、データの読出しと
書込みの２回の記憶回路に対するアクセスが必要とな
り、処理時間が余分にかかるという欠点がある。
【０００７】
【課題を解決するための手段】本発明の記憶回路は、書
込み処理ならびに読出し処理の両処理作用に対応可能な
記憶回路において、同一のアドレスを有する複数のデー
タ記憶領域と、前記データ記憶領域に対する書込み処理
ごとにポインタ値が逐次変化し、前記複数のデータ記憶
領域の内から一つの記憶領域を選択するポインタとを、
少なくとも備えて構成される。
込み処理ならびに読出し処理の両処理作用に対応可能な
記憶回路において、同一のアドレスを有する複数のデー
タ記憶領域と、前記データ記憶領域に対する書込み処理
ごとにポインタ値が逐次変化し、前記複数のデータ記憶
領域の内から一つの記憶領域を選択するポインタとを、
少なくとも備えて構成される。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、アドレス
バッファ１と、アドレスデコーダ２と、同じアドレスを
持つ読出し／書込み可能なデータ記憶領域３および６
と、データ記憶領域３に対応する入力バッファ４および
出力バッファ５と、データ記憶領域６に対応する入力バ
ッファ７および出力バッファ８と、データ記憶領域３お
よび６に対して、アドレスごとに対応するポインタ９
と、ＡＮＤ回路１１および１２を含む制御回路１０と、
ＡＮＤ回路１３〜１６とを備えて構成される。
である。図１に示されるように、本実施例は、アドレス
バッファ１と、アドレスデコーダ２と、同じアドレスを
持つ読出し／書込み可能なデータ記憶領域３および６
と、データ記憶領域３に対応する入力バッファ４および
出力バッファ５と、データ記憶領域６に対応する入力バ
ッファ７および出力バッファ８と、データ記憶領域３お
よび６に対して、アドレスごとに対応するポインタ９
と、ＡＮＤ回路１１および１２を含む制御回路１０と、
ＡＮＤ回路１３〜１６とを備えて構成される。
【００１０】図１において、新規データの書込みと前回
書込まれたデータをバックアップする場合には、対応す
るアドレス入力信号１０１が設定され、アドレスバッフ
ァ１およびアドレスデコーダ２を介して、データ記憶領
域３および６と、ポインタ９に入力されるとともに、ポ
インタ９に入力されるバックアップ入力信号１０３と、
制御回路１０に入力されるチップセレクト入力信号１０
４およびライトイネーブル入力信号１０５は、それぞれ
ロウレベルに設定される。この時、ポインタ９において
は、前記アドレス入力信号１０１に対応するポインタが
選択され、バックアップ入力信号１０３により、前回書
込みが行われなかった領域を指定する制御信号１０８が
出力されて、ＡＮＤ回路１３〜１６に入力される。一
方、制御回路１０からは、チップセレクト入力信号１０
４とライトイネーブル信号１０５により、書込み制御信
号１０６が生成されて出力され、それぞれＡＮＤ回路１
３および１５に入力される。この場合、制御信号１０８
のレベルに対応して、ＡＮＤ回路１３またはＡＮＤ回路
１５より出力されて、それぞれ入力バッファ４または７
に入力される制御信号のみがアクティブとなり、データ
バス１０２を経由して入力される新規データは、データ
記憶領域３または６において、前回書込みが行われなか
った記憶領域に書込まれ、前回書込みが行われた記憶領
域のデータは、そのままの状態で保存される。また、こ
の書込み動作が終了することにより、ポインタ９におい
てはポインタ値が一つ更新されて、本書込み動作が行わ
れなかった記憶領域を指定するポインタ値が記憶され
る。
書込まれたデータをバックアップする場合には、対応す
るアドレス入力信号１０１が設定され、アドレスバッフ
ァ１およびアドレスデコーダ２を介して、データ記憶領
域３および６と、ポインタ９に入力されるとともに、ポ
インタ９に入力されるバックアップ入力信号１０３と、
制御回路１０に入力されるチップセレクト入力信号１０
４およびライトイネーブル入力信号１０５は、それぞれ
ロウレベルに設定される。この時、ポインタ９において
は、前記アドレス入力信号１０１に対応するポインタが
選択され、バックアップ入力信号１０３により、前回書
込みが行われなかった領域を指定する制御信号１０８が
出力されて、ＡＮＤ回路１３〜１６に入力される。一
方、制御回路１０からは、チップセレクト入力信号１０
４とライトイネーブル信号１０５により、書込み制御信
号１０６が生成されて出力され、それぞれＡＮＤ回路１
３および１５に入力される。この場合、制御信号１０８
のレベルに対応して、ＡＮＤ回路１３またはＡＮＤ回路
１５より出力されて、それぞれ入力バッファ４または７
に入力される制御信号のみがアクティブとなり、データ
バス１０２を経由して入力される新規データは、データ
記憶領域３または６において、前回書込みが行われなか
った記憶領域に書込まれ、前回書込みが行われた記憶領
域のデータは、そのままの状態で保存される。また、こ
の書込み動作が終了することにより、ポインタ９におい
てはポインタ値が一つ更新されて、本書込み動作が行わ
れなかった記憶領域を指定するポインタ値が記憶され
る。
【００１１】また、新規データのみを書込む場合には、
アドレス入力信号１０１が設定され、アドレスバッファ
１およびアドレスデコーダ２を介して、データ記憶領域
３および６と、ポインタ９に入力されるとともに、ポイ
ンタ９に入力されるバックアップ入力信号１０３はハイ
レベルに設定され、制御回路１０に入力されるチップセ
レクト入力信号１０４およびライトイネーブル入力信号
１０５は、それぞれロウレベルに設定される。この時、
ポインタ９においては、前記アドレス入力信号１０１に
対応するポインタが選択され、バックアップ入力信号１
０３により、前回書込みが行われた領域を指定する制御
信号１０８が出力されて、ＡＮＤ回路１３〜１６に入力
される。一方、制御回路１０からは、チップセレクト入
力信号１０４とライトイネーブル信号１０５により、書
込み制御信号１０６が生成されて出力され、ＡＮＤ回路
１３および１５に入力される。この場合、制御信号１０
８のレベルに対応して、ＡＮＤ回路１３またはＡＮＤ回
路１５より出力されて、それぞれ入力バッファ４または
７に入力される制御信号のみがアクティブとなり、デー
タバス１０２を経由して入力される新規データは、デー
タ記憶領域３または６において、前回書込みが行われた
記憶領域に書込まれ、前回書込みが行われなかった記憶
領域のデータは、そのままの状態で保存される。また、
この書込み動作が終了することにより、ポインタ９にお
いてはポインタ値が一つ更新されて、本書込み動作が行
われなかった記憶領域を指定するポインタ値が記憶され
る。
アドレス入力信号１０１が設定され、アドレスバッファ
１およびアドレスデコーダ２を介して、データ記憶領域
３および６と、ポインタ９に入力されるとともに、ポイ
ンタ９に入力されるバックアップ入力信号１０３はハイ
レベルに設定され、制御回路１０に入力されるチップセ
レクト入力信号１０４およびライトイネーブル入力信号
１０５は、それぞれロウレベルに設定される。この時、
ポインタ９においては、前記アドレス入力信号１０１に
対応するポインタが選択され、バックアップ入力信号１
０３により、前回書込みが行われた領域を指定する制御
信号１０８が出力されて、ＡＮＤ回路１３〜１６に入力
される。一方、制御回路１０からは、チップセレクト入
力信号１０４とライトイネーブル信号１０５により、書
込み制御信号１０６が生成されて出力され、ＡＮＤ回路
１３および１５に入力される。この場合、制御信号１０
８のレベルに対応して、ＡＮＤ回路１３またはＡＮＤ回
路１５より出力されて、それぞれ入力バッファ４または
７に入力される制御信号のみがアクティブとなり、デー
タバス１０２を経由して入力される新規データは、デー
タ記憶領域３または６において、前回書込みが行われた
記憶領域に書込まれ、前回書込みが行われなかった記憶
領域のデータは、そのままの状態で保存される。また、
この書込み動作が終了することにより、ポインタ９にお
いてはポインタ値が一つ更新されて、本書込み動作が行
われなかった記憶領域を指定するポインタ値が記憶され
る。
【００１２】次に、バックアップデータを読出す場合に
は、対応するアドレス信号１０１が設定され、アドレス
バッファ１およびアドレスデコーダ２を介して、データ
記憶領域３および６と、ポインタ９に入力されるととも
に、ポインタ９に入力されるバックアップ入力信号１０
３と、制御回路１０に入力されるチップセレクト入力信
号１０４は共にロウレベルに設定され、制御回路１０に
入力されるライトイネーブル入力信号１０５はハイレベ
ルに設定される。この時、ポインタ９においては、前記
アドレス入力信号１０１に対応するポインタが選択さ
れ、バックアップ入力信号１０３により、前回書込みが
行われなかった記憶領域を指定する制御信号１０８が出
力され、ＡＮＤ回路１３〜１６に入力される。一方、制
御回路１０からは、チップセレクト入力信号１０４とラ
イトイネーブル入力信号１０５により、読出し制御信号
１０７が生成されて出力され、ＡＮＤ回路１４および１
６に入力される。この場合、制御信号１０８のレベルに
対応して、ＡＮＤ回路１４またはＡＮＤ回路１６より出
力されて、それぞれ出力バッファ５または８に入力され
る制御信号のみがアクティブとなり、データ記憶領域３
または６において、前回書込みが行われなかった記憶領
域のデータが、出力バッファ５または８を介して読出さ
れ、データバス１０２を経由して出力される。また、こ
の読出し動作が終了することにより、ポインタ９におけ
るポインタ値の更新が行われることはない。
は、対応するアドレス信号１０１が設定され、アドレス
バッファ１およびアドレスデコーダ２を介して、データ
記憶領域３および６と、ポインタ９に入力されるととも
に、ポインタ９に入力されるバックアップ入力信号１０
３と、制御回路１０に入力されるチップセレクト入力信
号１０４は共にロウレベルに設定され、制御回路１０に
入力されるライトイネーブル入力信号１０５はハイレベ
ルに設定される。この時、ポインタ９においては、前記
アドレス入力信号１０１に対応するポインタが選択さ
れ、バックアップ入力信号１０３により、前回書込みが
行われなかった記憶領域を指定する制御信号１０８が出
力され、ＡＮＤ回路１３〜１６に入力される。一方、制
御回路１０からは、チップセレクト入力信号１０４とラ
イトイネーブル入力信号１０５により、読出し制御信号
１０７が生成されて出力され、ＡＮＤ回路１４および１
６に入力される。この場合、制御信号１０８のレベルに
対応して、ＡＮＤ回路１４またはＡＮＤ回路１６より出
力されて、それぞれ出力バッファ５または８に入力され
る制御信号のみがアクティブとなり、データ記憶領域３
または６において、前回書込みが行われなかった記憶領
域のデータが、出力バッファ５または８を介して読出さ
れ、データバス１０２を経由して出力される。また、こ
の読出し動作が終了することにより、ポインタ９におけ
るポインタ値の更新が行われることはない。
【００１３】また、前回書込まれたデータを読出す場合
には、対応するアドレス信号１０１が設定され、アドレ
スバッファ１およびアドレスデコーダ２を介して、デー
タ記憶領域３および６と、ポインタ９に入力されるとと
もに、制御回路１０に入力されるチップセレクト入力信
号１０４はロウレベルに設定され、ライトイネーブル入
力信号１０５はハイレベルに設定される。この時、ポイ
ンタ９においては、前記アドレス入力信号１０１に対応
するポインタが選択され、バックアップ入力信号１０３
により、前回書込みが行われた記憶領域を指定する制御
信号１０８が出力される。一方、制御回路１０からは、
チップセレクト入力信号１０４とライトイネーブル入力
信号１０５により、読出し制御信号１０７が生成されて
出力される。これらの制御信号１０８および読出し制御
信号１０７を介して、制御信号１０８のレベルに対応し
て、データ記憶領域３または６において、前回書込みが
行われた記憶領域のデータが、出力バッファ５または８
を介して読出され、データバス１０２を経由して出力さ
れる。また、この読出し動作が終了することにより、ポ
インタ９におけるポインタ値の更新が行われることはな
い。
には、対応するアドレス信号１０１が設定され、アドレ
スバッファ１およびアドレスデコーダ２を介して、デー
タ記憶領域３および６と、ポインタ９に入力されるとと
もに、制御回路１０に入力されるチップセレクト入力信
号１０４はロウレベルに設定され、ライトイネーブル入
力信号１０５はハイレベルに設定される。この時、ポイ
ンタ９においては、前記アドレス入力信号１０１に対応
するポインタが選択され、バックアップ入力信号１０３
により、前回書込みが行われた記憶領域を指定する制御
信号１０８が出力される。一方、制御回路１０からは、
チップセレクト入力信号１０４とライトイネーブル入力
信号１０５により、読出し制御信号１０７が生成されて
出力される。これらの制御信号１０８および読出し制御
信号１０７を介して、制御信号１０８のレベルに対応し
て、データ記憶領域３または６において、前回書込みが
行われた記憶領域のデータが、出力バッファ５または８
を介して読出され、データバス１０２を経由して出力さ
れる。また、この読出し動作が終了することにより、ポ
インタ９におけるポインタ値の更新が行われることはな
い。
【００１４】なお、上記の各動作を下記の表１に示す。
【００１５】
【表１】
【００１６】なお、図１に示される前記実施例におい
て、ポインタ９に対して入力されるバックアップ入力信
号１０３を省略した場合においては、バックアップを
行わずに、新規データを書込む機能を持たないこと、お
よび新規データを読出す場合に、ダミーの書込み動作
が必要になる、という二つの欠点はあるものの、本発明
の構成要件を最小限に具備する記憶回路として有用であ
る。
て、ポインタ９に対して入力されるバックアップ入力信
号１０３を省略した場合においては、バックアップを
行わずに、新規データを書込む機能を持たないこと、お
よび新規データを読出す場合に、ダミーの書込み動作
が必要になる、という二つの欠点はあるものの、本発明
の構成要件を最小限に具備する記憶回路として有用であ
る。
【００１７】
【発明の効果】以上説明したように、本発明は、或る記
憶領域のデータをバックアップしながら更新する場合
に、同一アドレスを有する記憶領域を切替えて使用する
ことにより、新規データの書込みと同時にバックアップ
データの保存処理を行うことが可能となり、バックアッ
プに要する処理時間を短縮することができるという効果
がある。
憶領域のデータをバックアップしながら更新する場合
に、同一アドレスを有する記憶領域を切替えて使用する
ことにより、新規データの書込みと同時にバックアップ
データの保存処理を行うことが可能となり、バックアッ
プに要する処理時間を短縮することができるという効果
がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】従来例を示すブロック図である。
１、１７ アドレスバップァ ２、１８ アドレスデコーダ ３、６、１９、２２ データ記憶領域 ４、７、２０ 入力バッファ ５、８、２１ 出力バッファ ９ ポインタ １０、２３ 制御回路 １１〜１６、２４、２５ ＡＮＤ回路
Claims (1)
- 【請求項１】 書込み処理ならびに読出し処理の両処理
作用に対応可能な記憶回路において、 同一のアドレスを有する複数のデータ記憶領域と、 前記データ記憶領域に対する書込み処理ごとにポインタ
値が逐次変化し、前記複数のデータ記憶領域の内から一
つの記憶領域を選択するポインタと、 を、少なくとも備えることを特徴とする記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3235799A JP2758745B2 (ja) | 1991-09-17 | 1991-09-17 | 記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3235799A JP2758745B2 (ja) | 1991-09-17 | 1991-09-17 | 記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0573431A true JPH0573431A (ja) | 1993-03-26 |
| JP2758745B2 JP2758745B2 (ja) | 1998-05-28 |
Family
ID=16991431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3235799A Expired - Lifetime JP2758745B2 (ja) | 1991-09-17 | 1991-09-17 | 記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2758745B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5393709A (en) * | 1977-01-27 | 1978-08-17 | Nec Corp | Protecting system for call information |
| JPS57195396A (en) * | 1981-05-26 | 1982-12-01 | Toshiba Corp | Data storage control system |
| JPH01271856A (ja) * | 1988-04-22 | 1989-10-30 | Mitsubishi Electric Corp | バツテリーバツクアツプメモリ装置 |
-
1991
- 1991-09-17 JP JP3235799A patent/JP2758745B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5393709A (en) * | 1977-01-27 | 1978-08-17 | Nec Corp | Protecting system for call information |
| JPS57195396A (en) * | 1981-05-26 | 1982-12-01 | Toshiba Corp | Data storage control system |
| JPH01271856A (ja) * | 1988-04-22 | 1989-10-30 | Mitsubishi Electric Corp | バツテリーバツクアツプメモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2758745B2 (ja) | 1998-05-28 |
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