JPS63129436A - プロセツサ集積回路 - Google Patents
プロセツサ集積回路Info
- Publication number
- JPS63129436A JPS63129436A JP61275985A JP27598586A JPS63129436A JP S63129436 A JPS63129436 A JP S63129436A JP 61275985 A JP61275985 A JP 61275985A JP 27598586 A JP27598586 A JP 27598586A JP S63129436 A JPS63129436 A JP S63129436A
- Authority
- JP
- Japan
- Prior art keywords
- address
- bits
- signal
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 8
- 230000002411 adverse Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は通常のダイナミックランダムアクセスメモＩＪ
（ＤＲＡＭ）を主記憶装置として動作させる場合に高速
のデータアクセスを行えるアドレス出力部を持つプロセ
ッサ集積回路に関するものである。
（ＤＲＡＭ）を主記憶装置として動作させる場合に高速
のデータアクセスを行えるアドレス出力部を持つプロセ
ッサ集積回路に関するものである。
従来の技術
ＤＲＡＭにデータを書き込んだり読み出したりする場合
（所謂アクセスする場合）、大きく分けて２種類の方法
がある。第１は、ＲＡＳアクセスと言われるもので、Ｄ
ＲＡＭ中のアドレス上位ビット（例えば１Ｍ×１ビット
であれば全アドレスは２０ピツトありこのうち上半分の
１ｏビツト）とこのアドレス信号の入力を指示するスト
ローブ信号ＲＡ Ｓ （Ｒｏｗ Ａｄｄｒｅｓｓ ５ｔ
ａｂｓ ）とを第２図（イ）で示すタイミングで最初印
加し、次にアドレスの残りの下位ビットとこのアドレス
信号の入力を指示するストローブ信号ＣＡ Ｓ （Ｃｏ
ｌｕｍｎ ＡｄｄｒｅｓｓＳｔｒｏｂｅ ）とを第２図
（ロ）で示すタイミングで印加することで記憶されてい
るデータを読み書きする形態である。第２は、ＧＡＳア
クセスと言われるもので、一旦ＲＡＳアクセスをした後
回−上位アドレスで下位アドレスだけが異なる番地（同
一ページ内）を次にアクセスする場合は第２図ｔｉに示
すように下位アドレスとＧＡＳ信号を同時に入力する。
（所謂アクセスする場合）、大きく分けて２種類の方法
がある。第１は、ＲＡＳアクセスと言われるもので、Ｄ
ＲＡＭ中のアドレス上位ビット（例えば１Ｍ×１ビット
であれば全アドレスは２０ピツトありこのうち上半分の
１ｏビツト）とこのアドレス信号の入力を指示するスト
ローブ信号ＲＡ Ｓ （Ｒｏｗ Ａｄｄｒｅｓｓ ５ｔ
ａｂｓ ）とを第２図（イ）で示すタイミングで最初印
加し、次にアドレスの残りの下位ビットとこのアドレス
信号の入力を指示するストローブ信号ＣＡ Ｓ （Ｃｏ
ｌｕｍｎ ＡｄｄｒｅｓｓＳｔｒｏｂｅ ）とを第２図
（ロ）で示すタイミングで印加することで記憶されてい
るデータを読み書きする形態である。第２は、ＧＡＳア
クセスと言われるもので、一旦ＲＡＳアクセスをした後
回−上位アドレスで下位アドレスだけが異なる番地（同
一ページ内）を次にアクセスする場合は第２図ｔｉに示
すように下位アドレスとＧＡＳ信号を同時に入力する。
この２種類のアクセス方法の特徴として、ＲＡＳアクセ
スは任意の番地のデータが読み書きできる代りにアクセ
ス時間（第２図のｔＲＡＣ）が長い。一方ＣＡＳアクセ
スは同一ページ内という限られた範囲内の番地ではある
がアクセス時間（第２図のｔｃＡｃ ）が短い。
スは任意の番地のデータが読み書きできる代りにアクセ
ス時間（第２図のｔＲＡＣ）が長い。一方ＣＡＳアクセ
スは同一ページ内という限られた範囲内の番地ではある
がアクセス時間（第２図のｔｃＡｃ ）が短い。
計算機システムでは、プロセッサ（ＣＰＵ）と主メモリ
間のデータのやりとりの時間がシステム全体の性能を左
右する大きな要因であり、主メモリのアクセス時間は速
ければ速い程よい。このためＤＲＡＭを主メモリとして
使用する場合は、極力ＣＡＳアクセスを用いる方がよい
が、同一ページ内という制限があるため通常これを利用
できず、特殊な用途向けのものを除ｇＲＡｓアクセスを
使っていた。
間のデータのやりとりの時間がシステム全体の性能を左
右する大きな要因であり、主メモリのアクセス時間は速
ければ速い程よい。このためＤＲＡＭを主メモリとして
使用する場合は、極力ＣＡＳアクセスを用いる方がよい
が、同一ページ内という制限があるため通常これを利用
できず、特殊な用途向けのものを除ｇＲＡｓアクセスを
使っていた。
発明が解決しようとする問題点
プロセッサが必要とするデータは一般に同一ページ内に
ある場合もあれば他のページに移る場合もあり、ＣＡＳ
アクセスばかりで済ますことができないので、アクセス
時間は長いが任意の番地の読み書きができるＲＡＳアク
セスを使わざるを得なかった。
ある場合もあれば他のページに移る場合もあり、ＣＡＳ
アクセスばかりで済ますことができないので、アクセス
時間は長いが任意の番地の読み書きができるＲＡＳアク
セスを使わざるを得なかった。
そこで本発明では、次々とアクセスを行なうアドレスが
直前のものと同一ページ内にある場合はＣＡＳアクセス
を行うようにし、別ページではＲＡＳアクセスをするよ
うにして、きめ細かくアクセス方法を制御することによ
り計算機システム全体の性能を向上させようとするもの
である。
直前のものと同一ページ内にある場合はＣＡＳアクセス
を行うようにし、別ページではＲＡＳアクセスをするよ
うにして、きめ細かくアクセス方法を制御することによ
り計算機システム全体の性能を向上させようとするもの
である。
問題点を解決するための手段
上記のごとく直前にアクセスされたアドレスと現在アク
セスしているアドレスとが同一ページにあるかどうかで
アクセス方法を変えるため、本発明は以下の部分から構
成される。まず直前のアドレスのうちページ番号に対応
する部分（通常アドレスの上位数ビット）を記憶するた
めの旧アドレスレジスタ、新アドレスを一旦格納するた
めの新アドレスレジスタ、新旧アドレスの上位数ビット
どうしを比較し、比較結果に従ってＣＡＳ信号” ｃ”
、ＲＡＳ信号“Ｒ”９選択制御信号を出力する一致検出
回路、前記選択制御信号によりアドレスの上位ピッ）
（Ｒｏｗ Ａｄｄｒｅｓｓ ）か下位ビット（Ｃｏｌｕ
ｍｎ Ａｄｄｒｅｓｓ）かを選択的に出力する選択回路
からなるアドレス出力系をプロセッサ内に持たせること
によりこの問題点を解決する。
セスしているアドレスとが同一ページにあるかどうかで
アクセス方法を変えるため、本発明は以下の部分から構
成される。まず直前のアドレスのうちページ番号に対応
する部分（通常アドレスの上位数ビット）を記憶するた
めの旧アドレスレジスタ、新アドレスを一旦格納するた
めの新アドレスレジスタ、新旧アドレスの上位数ビット
どうしを比較し、比較結果に従ってＣＡＳ信号” ｃ”
、ＲＡＳ信号“Ｒ”９選択制御信号を出力する一致検出
回路、前記選択制御信号によりアドレスの上位ピッ）
（Ｒｏｗ Ａｄｄｒｅｓｓ ）か下位ビット（Ｃｏｌｕ
ｍｎ Ａｄｄｒｅｓｓ）かを選択的に出力する選択回路
からなるアドレス出力系をプロセッサ内に持たせること
によりこの問題点を解決する。
作用
前述のアドレス出力系により、−回のアクセスとその直
前のアクセスのアドレス上位ビット、即ちページ番号が
各々新、旧のアドレスレジスタに格納されており、これ
を一致検出回路により比較する。もしも上位ビット各々
が同一であれば直前のアクセスしたアドレスとこれから
アクセスしようとするアドレスとは同一ページ内にある
ことになり、ＣＡＳアクセスが可能となるので、ＣＡＳ
“ｌ Ｃ１″を一致検出回路から出力し、選択回路に対
してアドレス下位ビット（即ちページ内のアドレス）を
出力するよう選択制御信号を送出する。従ってプロセッ
サの外部へはＣＡＳ信号Ｉｔ Ｃ１１とアドレス下位ピ
ントとが出力されることになりＤＲＡＭを主記憶として
使用すればＣＡＳアクセスが可能になる。逆に新旧アド
レスの上位ビットが異なる場合、新しいアドレスは以前
と同一ページ内にないことを意味し、−数構出回路はＲ
ＡＳ信号”Ｒ”と選択回路が上位アドレスビットを出力
するように選択制御信号をまず出力し、次に一致の場合
と同様に、１１ Ｃ″出力下位アドレスビット出力用の
選択制御信号を出力する。従ってプロセッサ外部へはま
ずＲＡＳ信号”Ｒ”と上位アドレスビット、次にＣ１Ａ
Ｓ信号と下位アドレスビットが送出されることになり、
主記憶のＤＲＡＭは、ＲＡＳアクセスが可能となる。
前のアクセスのアドレス上位ビット、即ちページ番号が
各々新、旧のアドレスレジスタに格納されており、これ
を一致検出回路により比較する。もしも上位ビット各々
が同一であれば直前のアクセスしたアドレスとこれから
アクセスしようとするアドレスとは同一ページ内にある
ことになり、ＣＡＳアクセスが可能となるので、ＣＡＳ
“ｌ Ｃ１″を一致検出回路から出力し、選択回路に対
してアドレス下位ビット（即ちページ内のアドレス）を
出力するよう選択制御信号を送出する。従ってプロセッ
サの外部へはＣＡＳ信号Ｉｔ Ｃ１１とアドレス下位ピ
ントとが出力されることになりＤＲＡＭを主記憶として
使用すればＣＡＳアクセスが可能になる。逆に新旧アド
レスの上位ビットが異なる場合、新しいアドレスは以前
と同一ページ内にないことを意味し、−数構出回路はＲ
ＡＳ信号”Ｒ”と選択回路が上位アドレスビットを出力
するように選択制御信号をまず出力し、次に一致の場合
と同様に、１１ Ｃ″出力下位アドレスビット出力用の
選択制御信号を出力する。従ってプロセッサ外部へはま
ずＲＡＳ信号”Ｒ”と上位アドレスビット、次にＣ１Ａ
Ｓ信号と下位アドレスビットが送出されることになり、
主記憶のＤＲＡＭは、ＲＡＳアクセスが可能となる。
なお本説明中アドレスの上位ビット、下位ビットと記述
している部分は各々ＤＦｔＡＭからみると行アドレス（
Ｒｏｗ Ａｄｄｒｅｓｓ ）ビット、列アドレス（Ｃｏ
ｌｕｍｎ Ａｄｄｒｅｓｓ）ビットに対応しており、通
常の使用法では行を上位、列を下位に割り当てているこ
とが多い。しかし特殊な場合これを逆転したり、複雑な
ビット割当を行なうことがある。
している部分は各々ＤＦｔＡＭからみると行アドレス（
Ｒｏｗ Ａｄｄｒｅｓｓ ）ビット、列アドレス（Ｃｏ
ｌｕｍｎ Ａｄｄｒｅｓｓ）ビットに対応しており、通
常の使用法では行を上位、列を下位に割り当てているこ
とが多い。しかし特殊な場合これを逆転したり、複雑な
ビット割当を行なうことがある。
これらの場合でも本発明の回路構成はそのビット割当を
変更することによりそのま５拡張して使用できローの作
用を行なうことは明かである。
変更することによりそのま５拡張して使用できローの作
用を行なうことは明かである。
実施例
第１図に本発明の一実施例を示す。この場合、全アドレ
スは１２ビツト、このうちページ番号に対応する上位ア
ドレスビット１として６ビツト、下位アドレスビット２
も６ビツトとする。まず、アクセス動作が始まるとタイ
ミング信号３により新アドレスレジスタ４は全１２ピン
トのアドレスを内部に一旦格納し、すぐにこれを出力す
る。−数構出回路５は以前、旧アドレスレジスタ６内に
格納しておいて旧アドレスの上位６ビツトと新アドレス
の上位６ビツトを比較し一致した場合タイミング信号に
応じて°゛Ｃ”信号Ｃと、選択制御信号７として’ Ｌ
ｏｗ”を出力する。選択回路８は選択制御信号入力によ
り”Ｌｏｗ”の場合は新アドレスの下位６ビノトのみを
出力する。最后にタイミング信号により新アドレスの上
位６ビツトを次回のアクセスのために旧アドレスレジス
タに格納する。
スは１２ビツト、このうちページ番号に対応する上位ア
ドレスビット１として６ビツト、下位アドレスビット２
も６ビツトとする。まず、アクセス動作が始まるとタイ
ミング信号３により新アドレスレジスタ４は全１２ピン
トのアドレスを内部に一旦格納し、すぐにこれを出力す
る。−数構出回路５は以前、旧アドレスレジスタ６内に
格納しておいて旧アドレスの上位６ビツトと新アドレス
の上位６ビツトを比較し一致した場合タイミング信号に
応じて°゛Ｃ”信号Ｃと、選択制御信号７として’ Ｌ
ｏｗ”を出力する。選択回路８は選択制御信号入力によ
り”Ｌｏｗ”の場合は新アドレスの下位６ビノトのみを
出力する。最后にタイミング信号により新アドレスの上
位６ビツトを次回のアクセスのために旧アドレスレジス
タに格納する。
逆に上位アドレスビットが不一致の場合はタイミング信
号により、−数構出回路は゛Ｒ″信号Ｒ１選択制御信号
７として“Ｈｉｇｈ ”をまず出力し、次に”ｃ”信号
、選択制御信号は（％ Ｌ ＯＷ”を出力する。この場
合も最后に現アドレス上位ビットを旧アドレスレジスタ
に格納する。
号により、−数構出回路は゛Ｒ″信号Ｒ１選択制御信号
７として“Ｈｉｇｈ ”をまず出力し、次に”ｃ”信号
、選択制御信号は（％ Ｌ ＯＷ”を出力する。この場
合も最后に現アドレス上位ビットを旧アドレスレジスタ
に格納する。
発明の効果
前述の説明から明らかなように、本発明によれば、プロ
セッサが次々とアクセスしてくる一連のアドレスが同一
ページ内の場合Ｄ ＲＡＭはＣＡＳアクセスが可能にな
り非常に高速なアクセスが可能となる。一方別ページに
移る場合はプロセッサ側が自動的にＲＡＳアクセスをす
るのでプロセッサを使う側はデータが同一ページかどう
かをいっさい考えなくてよい。通常プロセッサが処理す
るデータ類は主記憶内に順序よく並べられていることが
多く、一連のメモリアクセス動作では連続したアドレス
で行なわれるのでロ１−ページ内のアクセスの確率はか
なり太きい。この部分が全てＣＡＳアクセスされるので
計算機システムの性能は大幅に向上することになる。
セッサが次々とアクセスしてくる一連のアドレスが同一
ページ内の場合Ｄ ＲＡＭはＣＡＳアクセスが可能にな
り非常に高速なアクセスが可能となる。一方別ページに
移る場合はプロセッサ側が自動的にＲＡＳアクセスをす
るのでプロセッサを使う側はデータが同一ページかどう
かをいっさい考えなくてよい。通常プロセッサが処理す
るデータ類は主記憶内に順序よく並べられていることが
多く、一連のメモリアクセス動作では連続したアドレス
で行なわれるのでロ１−ページ内のアクセスの確率はか
なり太きい。この部分が全てＣＡＳアクセスされるので
計算機システムの性能は大幅に向上することになる。
第１図は本発明の一実施例におけるプロセッサ導積回路
の構成図、第２図は通常のダイナミックＲＡＭの入力出
力波形を示す波形図である。 １・・・・・・上位アドレスビット、２・旧・・下位ア
ドレスビット、３・・・・・・タイミング信号、４・・
・・・新アドレスレジスタ、６・・・・・・−数構出回
路、６・・曲・旧アドレスレジスタ、７・・・・・・選
択制御信号、８・・・・・・選択回路。
の構成図、第２図は通常のダイナミックＲＡＭの入力出
力波形を示す波形図である。 １・・・・・・上位アドレスビット、２・旧・・下位ア
ドレスビット、３・・・・・・タイミング信号、４・・
・・・新アドレスレジスタ、６・・・・・・−数構出回
路、６・・曲・旧アドレスレジスタ、７・・・・・・選
択制御信号、８・・・・・・選択回路。
Claims (1)
- プロセッサ本体で必要なデータをアクセスするため発生
した（Ｍ＋Ｎ）ビットのアドレス信号に対して、これを
一旦格納するための（Ｍ＋Ｎ）ビット新アドレスレジス
タ、一回前のアクセス時のアドレス信号のうち上位Ｍビ
ットを一旦格納するＭビットの旧アドレスレジスタと、
前記新アドレスレジスタ出力の上位Ｍビットの各々と前
記旧アドレスレジスタ出力のＭビットの各々との論理値
が全て等しいかどうかを検出する一致検出回路と、前記
新アドレスレジスタ出力のうち、下位Ｎビットと上位Ｍ
ビット、もしくはＭ＞Ｎの場合前記新アドレスレジスタ
出力の最上位から（Ｍ−Ｎ）ビットを除外した上位Ｎビ
ットの各々をＮ対の入力とし、何れか一方を前記一致検
出回路より出力される選択制御信号の論理値に従って選
択し出力するＮビットの選択回路から成り、アドレスの
各アクセス時に前記新アドレスレジスタ、旧アドレスレ
ジスタ、一致検出回路にタイミング信号が供給され、同
時に一致検出回路として、新旧の上位アドレスが一致し
た場合、前記選択制御信号として下位アドレス側を選択
する論理値を出力すると同時にＣストローブ信号を出力
し、逆に新旧の上位アドレス不一致の場合、まず前記選
択制御信号として上位アドレス側を選択する論理値を出
力すると同時にＲストローブ信号を出力し、次に一定時
間の後に前記選択制御信号を下位アドレス側を選択する
論理値を出力すると同時にＣストローブ信号を出力する
機能を持つアドレス出力系を有してなるプロセッサ集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61275985A JPS63129436A (ja) | 1986-11-19 | 1986-11-19 | プロセツサ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61275985A JPS63129436A (ja) | 1986-11-19 | 1986-11-19 | プロセツサ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63129436A true JPS63129436A (ja) | 1988-06-01 |
Family
ID=17563167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61275985A Pending JPS63129436A (ja) | 1986-11-19 | 1986-11-19 | プロセツサ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63129436A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0418914A2 (en) * | 1989-09-22 | 1991-03-27 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
-
1986
- 1986-11-19 JP JP61275985A patent/JPS63129436A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0418914A2 (en) * | 1989-09-22 | 1991-03-27 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
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