JPH0568855B2 - - Google Patents
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- JPH0568855B2 JPH0568855B2 JP56078792A JP7879281A JPH0568855B2 JP H0568855 B2 JPH0568855 B2 JP H0568855B2 JP 56078792 A JP56078792 A JP 56078792A JP 7879281 A JP7879281 A JP 7879281A JP H0568855 B2 JPH0568855 B2 JP H0568855B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
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Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は薄膜トランジスタ、薄膜トランジスタ
アレイの製造方法に関する。
アレイの製造方法に関する。
例えば液晶デイスプレイやエレクトロルミネツ
センス媒体等のようなデイスプレイパネルを制
御、駆動するのに、薄膜トランジスタと薄膜トラ
ンジスタのアレイを用いるのはこれ迄も提案され
てきた。この分野に薄膜トランジスタを用いるこ
とによつて、シリコン技術を用いることに付随す
る寸法制限の問題を解決することができる。所定
の寸法の領域内に画像表示をするのに充分な密度
で多数の薄膜トランジスタをつくることができ
る。薄膜トランジスタとそれに付随するデイスプ
レイパネルの例は米国特許第4040073号と第
4042854号に述べられている。
センス媒体等のようなデイスプレイパネルを制
御、駆動するのに、薄膜トランジスタと薄膜トラ
ンジスタのアレイを用いるのはこれ迄も提案され
てきた。この分野に薄膜トランジスタを用いるこ
とによつて、シリコン技術を用いることに付随す
る寸法制限の問題を解決することができる。所定
の寸法の領域内に画像表示をするのに充分な密度
で多数の薄膜トランジスタをつくることができ
る。薄膜トランジスタとそれに付随するデイスプ
レイパネルの例は米国特許第4040073号と第
4042854号に述べられている。
（従来の技術）
薄膜トランジスタアレイを製造するには金属と
半導体と絶縁体とを輪郭のはつきりした幾何学的
パターンにつくることが必要である。これらが層
状に堆積されてトランジスタ構造と回路相互接続
を形成する。パターンはシヤドーマスキング法ま
たは光蝕刻法によつてつくることができる。前者
は一般的な古典的方法であつて、パターンの幾何
学的位置を定めるのに一連の機械的マスクを用
い、一方基板の残りの部分を堆積源から遮蔽す
る。後者の光蝕刻法は高密度の部品を含む大きい
面積の回路をつくるのにコスト効率の点で魅力的
である。
半導体と絶縁体とを輪郭のはつきりした幾何学的
パターンにつくることが必要である。これらが層
状に堆積されてトランジスタ構造と回路相互接続
を形成する。パターンはシヤドーマスキング法ま
たは光蝕刻法によつてつくることができる。前者
は一般的な古典的方法であつて、パターンの幾何
学的位置を定めるのに一連の機械的マスクを用
い、一方基板の残りの部分を堆積源から遮蔽す
る。後者の光蝕刻法は高密度の部品を含む大きい
面積の回路をつくるのにコスト効率の点で魅力的
である。
光蝕刻製法には減法と加法の二種類がある。減
法製法では、パターン状のホトレジスト層が堆積
材料の所望領域をマスクして、不要な領域を化学
エツチング、プラズマエツチング、イオンミリン
グ等の任意の適当な手段により除去する。加法製
法では、材料を堆積させる前に不要な領域をホト
レジスト層によつてマスクする。ホトレジスト層
用の適当な溶剤の中に基板を浸してホトレジスト
材料を溶かし、それによつて不要な材料を除去し
て基板上に輪郭のはつきりした回路パターンを残
す。代替的には、プラズマストリツピングのよう
なストリツピング法を用いてホトレジストと不要
材料の両方を除去してもよい。
法製法では、パターン状のホトレジスト層が堆積
材料の所望領域をマスクして、不要な領域を化学
エツチング、プラズマエツチング、イオンミリン
グ等の任意の適当な手段により除去する。加法製
法では、材料を堆積させる前に不要な領域をホト
レジスト層によつてマスクする。ホトレジスト層
用の適当な溶剤の中に基板を浸してホトレジスト
材料を溶かし、それによつて不要な材料を除去し
て基板上に輪郭のはつきりした回路パターンを残
す。代替的には、プラズマストリツピングのよう
なストリツピング法を用いてホトレジストと不要
材料の両方を除去してもよい。
（発明が解決しようとする問題点）
多層の薄膜トランジスタアレイをつくる際には
２つの難しい技術的な工程がある。それは異なる
層に配置された回路素子間に電気的コンタクトを
つくることと、金属のパターンや半導体とクロス
オーバする導体を電気的に絶縁することである。
ある薄膜トランジスタの構成では、半導体の薄膜
が基板層と、基板の上に形成された次の層のソー
スとドレインのパツドの上迄堆積されて伸びてい
る。ゲート酸化膜とゲート電極とはソース、ドレ
インの中間上方に形成されなければならない。ソ
ース、ドレインが第１層、ソース、ドレイン上の
半導体薄膜が第２層、ゲート酸化膜が第３層、ゲ
ート電極が第４層を形成する。完成した素子は各
種の幾何学的形状と約100オングストロームから
数千オングストロームの範囲の厚さを有するメサ
（mesa）状の多層メサの形をしている。一様な厚
さの連続的薄膜で階段状のメサを覆うことは、前
に簡単に述べた光蝕刻製法のような製造方法によ
るとパターンの垂直エツジが鋭く形成されている
ので、困難さを伴う。エツジが鋭いために、鋭い
エツジの上に形成する次工程の堆積層が先につく
つたパターンのプレーナ面に堆積する場合よりも
薄くなる。薄くなるために断線や短絡が起こる。
画像表示を行うデイスプレイ装置では、完成した
デイスプレイ装置の欠陥を防ぐために実質的にす
べての薄膜トランジスタが動作可能でなければな
らない。
２つの難しい技術的な工程がある。それは異なる
層に配置された回路素子間に電気的コンタクトを
つくることと、金属のパターンや半導体とクロス
オーバする導体を電気的に絶縁することである。
ある薄膜トランジスタの構成では、半導体の薄膜
が基板層と、基板の上に形成された次の層のソー
スとドレインのパツドの上迄堆積されて伸びてい
る。ゲート酸化膜とゲート電極とはソース、ドレ
インの中間上方に形成されなければならない。ソ
ース、ドレインが第１層、ソース、ドレイン上の
半導体薄膜が第２層、ゲート酸化膜が第３層、ゲ
ート電極が第４層を形成する。完成した素子は各
種の幾何学的形状と約100オングストロームから
数千オングストロームの範囲の厚さを有するメサ
（mesa）状の多層メサの形をしている。一様な厚
さの連続的薄膜で階段状のメサを覆うことは、前
に簡単に述べた光蝕刻製法のような製造方法によ
るとパターンの垂直エツジが鋭く形成されている
ので、困難さを伴う。エツジが鋭いために、鋭い
エツジの上に形成する次工程の堆積層が先につく
つたパターンのプレーナ面に堆積する場合よりも
薄くなる。薄くなるために断線や短絡が起こる。
画像表示を行うデイスプレイ装置では、完成した
デイスプレイ装置の欠陥を防ぐために実質的にす
べての薄膜トランジスタが動作可能でなければな
らない。
（問題点を解決するための手段）
本発明の目的は、プレーナ薄膜トランジスタの
製造方法を提供することである。
製造方法を提供することである。
先行技術として、次の文献が関係あると思われ
る。
る。
(1) 米国特許第3669661号、
1972年６月31日
(2) 米国特許第4035276号、
1977年７月12日
(3) 米国特許第4040073号、
1977年８月２日
(4) 米国特許第4042854号、
1977年８月16日
(5) 米国特許第4055885号、
1977年11月１日
(6) 米国特許第4090006号、
1978年５月16日
(7) IEEE TRANSACTION OF ELECTRON
DEVICES、Vo 1.ED−20、No.11、November
1973、“A6×６ Inch 20 Lines−per−Inch
Liquid−Crystal Display Panel“、T.P.
Brody、Juris A.Asars and Douglas Dixon. ここに引用した文献について以下簡単に述べ
る。
DEVICES、Vo 1.ED−20、No.11、November
1973、“A6×６ Inch 20 Lines−per−Inch
Liquid−Crystal Display Panel“、T.P.
Brody、Juris A.Asars and Douglas Dixon. ここに引用した文献について以下簡単に述べ
る。
文献(1)は基板の法線に対し様々な角度に配置し
た源から基板に各種の材料を蒸着させて層をつく
ることにより、基板に薄膜トランジスタをつくる
方法を開示している。
た源から基板に各種の材料を蒸着させて層をつく
ることにより、基板に薄膜トランジスタをつくる
方法を開示している。
文献(2)と(6)は第１の薄膜と消耗材料から成るパ
ターンを形成することにより、基板上に同一平面
の薄膜を形成する方法を開示している。バイアス
を印加してRFスパツタリングを行うことにより、
第２の薄膜を堆積させて、消耗材料をエツチング
除去する。
ターンを形成することにより、基板上に同一平面
の薄膜を形成する方法を開示している。バイアス
を印加してRFスパツタリングを行うことにより、
第２の薄膜を堆積させて、消耗材料をエツチング
除去する。
文献(3)は二重ゲート薄膜電界効果トランジスタ
を開示している。半導体材料としてカドミウムセ
レンを用い、インジウムを導電チヤンネルの両方
に用いることにより相互コンダクタンスを大きく
し、ソース及びドレインコンタクトはインジウム
層と銅層を組合せてある。
を開示している。半導体材料としてカドミウムセ
レンを用い、インジウムを導電チヤンネルの両方
に用いることにより相互コンダクタンスを大きく
し、ソース及びドレインコンタクトはインジウム
層と銅層を組合せてある。
文献(4)は薄膜トランジスタのアドレス回路と制
御回路とを集積してデイスプレイ媒体に接続して
いる大面積平面パネル固体デイスプレイを開示し
ている。
御回路とを集積してデイスプレイ媒体に接続して
いる大面積平面パネル固体デイスプレイを開示し
ている。
文献(5)は電荷結合半導体装置の製造方法を開示
している。酸化膜領域が第１の電極群側に形成さ
れ、該電極群は互いに対面しており、酸化膜領域
間に第２の電極群を位置決めする。
している。酸化膜領域が第１の電極群側に形成さ
れ、該電極群は互いに対面しており、酸化膜領域
間に第２の電極群を位置決めする。
文献(7)には薄膜トランジスタとネマチツク液晶
技術を組合せてつくつた集積14000画素の36イン
チ2（914.4mm2）平面スクリーンデイスプレイパネ
ルが記述されている。
技術を組合せてつくつた集積14000画素の36イン
チ2（914.4mm2）平面スクリーンデイスプレイパネ
ルが記述されている。
本発明を要約すると次のようになる。本発明は
プレーナ薄膜トランジスタと複数個の薄膜トラン
ジスタから成るアレイに関するものである。これ
らの各々は半導体層と、少なくとも１個のゲート
電極層と、各ゲート電極層と半導体層間の絶縁体
層と、ソース電極とドレイン電極層とを含み、こ
れらの層のうちいくつかが又は各々が次の隣接層
と共にプレーナ表面を形成する。各ゲート電極の
層とソース電極とドレイン電極の層とは輪郭のは
つきりした導体領域を示すパターンを含み、導体
間の領域は実質的に同じ厚さの絶縁材料で充填さ
れている。半導体層は輪郭のはつきりした半導体
領域を示すパターンを含み、半導体領域間の領域
は半導体と実質的に同じ厚さの絶縁材料で充填さ
れている。
プレーナ薄膜トランジスタと複数個の薄膜トラン
ジスタから成るアレイに関するものである。これ
らの各々は半導体層と、少なくとも１個のゲート
電極層と、各ゲート電極層と半導体層間の絶縁体
層と、ソース電極とドレイン電極層とを含み、こ
れらの層のうちいくつかが又は各々が次の隣接層
と共にプレーナ表面を形成する。各ゲート電極の
層とソース電極とドレイン電極の層とは輪郭のは
つきりした導体領域を示すパターンを含み、導体
間の領域は実質的に同じ厚さの絶縁材料で充填さ
れている。半導体層は輪郭のはつきりした半導体
領域を示すパターンを含み、半導体領域間の領域
は半導体と実質的に同じ厚さの絶縁材料で充填さ
れている。
本発明は一連の層を順番に堆積させ、各層が次
の層を堆積させるためのプレーナ表面を形成する
ようにして基板上にトランジスタを形成すること
により薄膜トランジスタまたは薄膜トランジスタ
のアレイをつくるものである。その製法におい
て、適当な基板に直接堆積させる最初の層はゲー
ト層か又はソースとドレイン層のいずれかであ
る。最初の層がゲート層であるときには、導体材
料から成る輪郭のはつきりしたゲートのパターン
を基板に直接堆積させる。導体材料に占められて
いない領域をゲート材料と同じ厚さの絶縁材料で
充填し、それによつて次の層、この場合には絶縁
層、を堆積させるための実質的なプレーナ表面を
形成する。それからゲート層のプレーナ表面の上
に一様に所望の厚さに絶縁材料を堆積させる。次
に輪郭のはつきりした半導体材料のパターンをこ
のプレーナ表面に堆積させて、輪郭のはつきりし
た半導体材料のパターン間の領域を絶縁材料で同
じ厚さに充填し、それによつてもう１つの実質的
なプレーナ表面を形成する。最後に、ソースとド
レインの別別のパターンを半導体材料領域の各部
に対して一定の関係を持つて堆積させ、その間を
絶縁材料で満たし、それによつてプレーナ単一ゲ
ート薄膜トランジスタ構造をつくる。個々の層
と、形成された導体の電極パターンに関しては、
接続導体、例えばバス線は個々のパターン領域の
堆積と同時に堆積させてもよい。この工程を連続
的に行つて二重ゲート構造をつくることができ
る。
の層を堆積させるためのプレーナ表面を形成する
ようにして基板上にトランジスタを形成すること
により薄膜トランジスタまたは薄膜トランジスタ
のアレイをつくるものである。その製法におい
て、適当な基板に直接堆積させる最初の層はゲー
ト層か又はソースとドレイン層のいずれかであ
る。最初の層がゲート層であるときには、導体材
料から成る輪郭のはつきりしたゲートのパターン
を基板に直接堆積させる。導体材料に占められて
いない領域をゲート材料と同じ厚さの絶縁材料で
充填し、それによつて次の層、この場合には絶縁
層、を堆積させるための実質的なプレーナ表面を
形成する。それからゲート層のプレーナ表面の上
に一様に所望の厚さに絶縁材料を堆積させる。次
に輪郭のはつきりした半導体材料のパターンをこ
のプレーナ表面に堆積させて、輪郭のはつきりし
た半導体材料のパターン間の領域を絶縁材料で同
じ厚さに充填し、それによつてもう１つの実質的
なプレーナ表面を形成する。最後に、ソースとド
レインの別別のパターンを半導体材料領域の各部
に対して一定の関係を持つて堆積させ、その間を
絶縁材料で満たし、それによつてプレーナ単一ゲ
ート薄膜トランジスタ構造をつくる。個々の層
と、形成された導体の電極パターンに関しては、
接続導体、例えばバス線は個々のパターン領域の
堆積と同時に堆積させてもよい。この工程を連続
的に行つて二重ゲート構造をつくることができ
る。
（実施例）
以下図面を参照しながら詳細な説明を行つて、
本発明の他の目的や利点を明らかにする。以下本
発明を好ましい実施例と共に説明するが、本発明
をこれらの実施例に限定するつもりではない。逆
に特許請求の範囲に記載の如く、本発明の思想と
範囲に属するすべての代替、修正、均等例を含む
ものである。
本発明の他の目的や利点を明らかにする。以下本
発明を好ましい実施例と共に説明するが、本発明
をこれらの実施例に限定するつもりではない。逆
に特許請求の範囲に記載の如く、本発明の思想と
範囲に属するすべての代替、修正、均等例を含む
ものである。
本発明を全体的に理解するために図面を参照す
るが、全図面を通じて同じ部分を指すのに同じ参
照番号を付してある。第１図から第３図には薄膜
トランジスタ装置１０の各種の実施例を示す。第
１図にはソースとドレインが基板上に隣接してい
る例を、また第２図と第３図にはゲート電極が基
板に隣接して形成されている二例を示す。
るが、全図面を通じて同じ部分を指すのに同じ参
照番号を付してある。第１図から第３図には薄膜
トランジスタ装置１０の各種の実施例を示す。第
１図にはソースとドレインが基板上に隣接してい
る例を、また第２図と第３図にはゲート電極が基
板に隣接して形成されている二例を示す。
第１図を参照すると、基板１２は平らなガラス
板でつくられており、その上にソース電極１４と
ドレイン電極１６とが配置されている。ソース電
極とドレイン電極との間の領域は同じ厚さの絶縁
材料１８で充填されている。これが次の隣接層を
堆積させるためのプレーナ表面を与えている。次
の隣接層は参照番号２０で示したあらかじめ定め
られた個々の区域パターンに半導体材料を含む。
半導体のパターン２０を堆積させた後、アレイの
半導体パターン間の領域は絶縁材料１８′で充填
される。これは次の隣接層、この場合には絶縁層
１８″、を堆積させるためのプレーナ表面を与え
るためである。半導体とゲート層との間に設けら
れるこの絶縁層１８″はゲート絶縁膜である。次
の層は薄膜トランジスタアレイのゲート電極２２
を含む。完全なプレーナ薄膜トランジスタをつく
るために、そのあと絶縁材料１８をゲート電極
と実質的に等しい厚さに堆積させる。
板でつくられており、その上にソース電極１４と
ドレイン電極１６とが配置されている。ソース電
極とドレイン電極との間の領域は同じ厚さの絶縁
材料１８で充填されている。これが次の隣接層を
堆積させるためのプレーナ表面を与えている。次
の隣接層は参照番号２０で示したあらかじめ定め
られた個々の区域パターンに半導体材料を含む。
半導体のパターン２０を堆積させた後、アレイの
半導体パターン間の領域は絶縁材料１８′で充填
される。これは次の隣接層、この場合には絶縁層
１８″、を堆積させるためのプレーナ表面を与え
るためである。半導体とゲート層との間に設けら
れるこの絶縁層１８″はゲート絶縁膜である。次
の層は薄膜トランジスタアレイのゲート電極２２
を含む。完全なプレーナ薄膜トランジスタをつく
るために、そのあと絶縁材料１８をゲート電極
と実質的に等しい厚さに堆積させる。
第２図では、他の実施例を示し、ゲート電極２
２を基板１２に直接堆積させ、薄膜トランジスタ
の残りの層を第１図に示したのと逆の順序で堆積
させる。これらの点を除けば、第１図に示した実
施例と本質的には同じである。第２図に示すよう
に、ゲート電極２２とゲート電極２２と同じ厚さ
の絶縁材料１８とにより形成される層に隣接し
て、実質的に一様な絶縁層１８″を堆積させる。
薄膜トランジスタアレイを製造する際には、この
層１８″は複数個のゲート電極２２から成る第１
層を全部おおうように形成される。この場合、ゲ
ート電極２２は他のゲート電極２２の間に在つて
一様な厚さを有する絶縁材料１８により互いに
分離して形成されている。このようにして、一様
な絶縁層１８″は半導体材料２０を堆積させるた
めのプレーナ表面を与える。薄膜トランジスタの
アレイの場合には、複数個の半導体材料２０を対
応する複数個のゲート電極２２に関して電解効果
トランジスタの関係になるように配置する。この
場合、半導体材料２０とゲート電極２２間に絶縁
層１８″が来る。半導体材料２０間の領域は絶縁
材料１８′によつて半導体材料と実質的に等しい
厚さに充填される。半導体材料２０と絶縁材料１
８′により形成されるプレーナ表面上に、ソース
電極１４とドレイン電極１６とを堆積させる。両
電極間及び薄膜トランジスタアレイ用に堆積させ
られた材料間の領域は絶縁材料１８で充填され
て、完全なプレーナ薄膜トランジスタとなり、こ
のトランジスタは液晶やエレクトロルミネツセン
スのデイスプレイのようなデイスプレイ装置を駆
動するのに特に適するものである。
２を基板１２に直接堆積させ、薄膜トランジスタ
の残りの層を第１図に示したのと逆の順序で堆積
させる。これらの点を除けば、第１図に示した実
施例と本質的には同じである。第２図に示すよう
に、ゲート電極２２とゲート電極２２と同じ厚さ
の絶縁材料１８とにより形成される層に隣接し
て、実質的に一様な絶縁層１８″を堆積させる。
薄膜トランジスタアレイを製造する際には、この
層１８″は複数個のゲート電極２２から成る第１
層を全部おおうように形成される。この場合、ゲ
ート電極２２は他のゲート電極２２の間に在つて
一様な厚さを有する絶縁材料１８により互いに
分離して形成されている。このようにして、一様
な絶縁層１８″は半導体材料２０を堆積させるた
めのプレーナ表面を与える。薄膜トランジスタの
アレイの場合には、複数個の半導体材料２０を対
応する複数個のゲート電極２２に関して電解効果
トランジスタの関係になるように配置する。この
場合、半導体材料２０とゲート電極２２間に絶縁
層１８″が来る。半導体材料２０間の領域は絶縁
材料１８′によつて半導体材料と実質的に等しい
厚さに充填される。半導体材料２０と絶縁材料１
８′により形成されるプレーナ表面上に、ソース
電極１４とドレイン電極１６とを堆積させる。両
電極間及び薄膜トランジスタアレイ用に堆積させ
られた材料間の領域は絶縁材料１８で充填され
て、完全なプレーナ薄膜トランジスタとなり、こ
のトランジスタは液晶やエレクトロルミネツセン
スのデイスプレイのようなデイスプレイ装置を駆
動するのに特に適するものである。
第３図は更に他の実施例を示し、第２図のソー
ス電極１４とドレイン電極１６と絶縁材料１８と
により形成されたプレーナ表面の上に第２のゲー
ト電極２２′が配置され、それによつて二重ゲー
ト薄膜トランジスタをつくつている。ゲート電極
２２′の周囲の領域は同じ厚さの別の絶縁材料１
８で充填されている。この実施例において、ソ
ース１４とドレイン１６と絶縁材料１８から成る
層を半導体材料２０と絶縁材料１８′から成る層
と逆に配置して、半導体材料２０とゲート電極２
２′との間に別の絶縁層を設けてもよい。
ス電極１４とドレイン電極１６と絶縁材料１８と
により形成されたプレーナ表面の上に第２のゲー
ト電極２２′が配置され、それによつて二重ゲー
ト薄膜トランジスタをつくつている。ゲート電極
２２′の周囲の領域は同じ厚さの別の絶縁材料１
８で充填されている。この実施例において、ソ
ース１４とドレイン１６と絶縁材料１８から成る
層を半導体材料２０と絶縁材料１８′から成る層
と逆に配置して、半導体材料２０とゲート電極２
２′との間に別の絶縁層を設けてもよい。
第１図から第３図に示した薄膜トランジスタに
おいて及び本明細書の残りの部分を通じて、ここ
で採用される材料はこの種のものに採用されるの
に適する任意のものでもよい。例えば基板はガラ
ス、セラミツク、ポリメチルメタクリラートやマ
イラやポリビニルポリマのようなプラスチツク材
料等の任意の平らな絶縁材料でよい。基板材料は
透明又は半透明のものが望ましいが、不透明な材
料も使える。
おいて及び本明細書の残りの部分を通じて、ここ
で採用される材料はこの種のものに採用されるの
に適する任意のものでもよい。例えば基板はガラ
ス、セラミツク、ポリメチルメタクリラートやマ
イラやポリビニルポリマのようなプラスチツク材
料等の任意の平らな絶縁材料でよい。基板材料は
透明又は半透明のものが望ましいが、不透明な材
料も使える。
ソース電極とドレイン電極及びソース電極に接
続される導体、即ちちバス線は、例えばクロム、
金、インジウム、銀、アルミニウム、ニツケル等
のようなこの分野で既知の任意の材料からつくる
ことができる。またこれらの材料の組合せでもよ
く、例えばクロムと金とインジウムの合金はある
種の応用には優れている。ゲート電極はソース電
極とドレイン電極に関して述べた材料のうち任意
のものを用いることができるし、更にアルミニウ
ム、錫、銅、プラチナ等を用いることもできる。
ゲート線即ちバスの接続もこれらの材料のうち任
意のものでよいが、この目的のためには一般的に
アルミニウムが使われる。
続される導体、即ちちバス線は、例えばクロム、
金、インジウム、銀、アルミニウム、ニツケル等
のようなこの分野で既知の任意の材料からつくる
ことができる。またこれらの材料の組合せでもよ
く、例えばクロムと金とインジウムの合金はある
種の応用には優れている。ゲート電極はソース電
極とドレイン電極に関して述べた材料のうち任意
のものを用いることができるし、更にアルミニウ
ム、錫、銅、プラチナ等を用いることもできる。
ゲート線即ちバスの接続もこれらの材料のうち任
意のものでよいが、この目的のためには一般的に
アルミニウムが使われる。
半導体領域には例えばカドミウムセレン、テル
ル、硫化カドミウム、シリコン、砒化インジウ
ム、砒化ガリウム、酸化錫、テルル化鉛等のよう
な薄膜トランジスタの分野で既知の任意の材料を
用いることができる。また半導体領域は米国特許
第4040073号に記述してある層形成で堆積するこ
とができる。この特許ではインジウムにおおわれ
たカドミウムセレンの半導体領域について述べら
れている。
ル、硫化カドミウム、シリコン、砒化インジウ
ム、砒化ガリウム、酸化錫、テルル化鉛等のよう
な薄膜トランジスタの分野で既知の任意の材料を
用いることができる。また半導体領域は米国特許
第4040073号に記述してある層形成で堆積するこ
とができる。この特許ではインジウムにおおわれ
たカドミウムセレンの半導体領域について述べら
れている。
絶縁層には例えば、酸化アルミニウム、一酸化
シリコン、二酸化シリコン、フツ化カルシウム、
フツ化マグネシウム、例えばポリテトラフルオル
エチレンポリマやパラキシレンのようなヘキサク
ロロブタジエン、ジビニルベンゼン、アリルスル
フオン、フツ化アルキニルのポリマを含む有機ポ
リマ等のような任意の適当な絶縁材料を用いるこ
とができる。
シリコン、二酸化シリコン、フツ化カルシウム、
フツ化マグネシウム、例えばポリテトラフルオル
エチレンポリマやパラキシレンのようなヘキサク
ロロブタジエン、ジビニルベンゼン、アリルスル
フオン、フツ化アルキニルのポリマを含む有機ポ
リマ等のような任意の適当な絶縁材料を用いるこ
とができる。
第１図から第３図に示した実施例に従つて素子
を製造する際に、各種の層の厚さは既に決まつて
おり、各層の厚さは本明細書に従う。例えば半導
体層の厚さは採用される材料の種類によつて概し
て変わり、テルル層の場合には約40オングストロ
ームであり、他の材料、特にカドミウムセレンの
場合には100から2000オングストロームである。
絶縁層は層を貫通する開口即ちピンホールが検出
されないような厚さにすべきである。したがつ
て、ゲート絶縁層の厚さは100オングストローク
以上にすべきであり、好ましくは約1000から約
3000オングストロームにすべきである。ソース電
極とドレイン電極とゲート電極の厚さは約300か
ら約1000オングストロームの範囲であり、好まし
くは約500から1000オングストロームとすべきで
ある。
を製造する際に、各種の層の厚さは既に決まつて
おり、各層の厚さは本明細書に従う。例えば半導
体層の厚さは採用される材料の種類によつて概し
て変わり、テルル層の場合には約40オングストロ
ームであり、他の材料、特にカドミウムセレンの
場合には100から2000オングストロームである。
絶縁層は層を貫通する開口即ちピンホールが検出
されないような厚さにすべきである。したがつ
て、ゲート絶縁層の厚さは100オングストローク
以上にすべきであり、好ましくは約1000から約
3000オングストロームにすべきである。ソース電
極とドレイン電極とゲート電極の厚さは約300か
ら約1000オングストロームの範囲であり、好まし
くは約500から1000オングストロームとすべきで
ある。
薄膜トランジスタ又は薄膜トランジスタのアレ
イを製造するのに、基板はその上に素子を形成す
るのに必要な構造部材として採用される。例えば
ソース電極とドレイン電極とは真空中で操作する
ことにより、適当な金属マスクを通して基板上に
正しく物理的位置合せをして蒸着することができ
る。この後で、既に堆積させられているソース電
極と、ドレイン電極と、望むならばソースに接続
する導体とをマスクして、絶縁材料をソースとド
レインに実質的に等しい厚さに蒸着させることが
できる。この技術を用いて基板上に順番に各層を
堆積させることにより完全な薄膜トランジスタを
つくることができる。しかし、第４Ａ図から第４
Ｇ図に示すように、最初の層とその後の層の製造
にも加法光蝕刻法を用いるのが好ましい。第４Ａ
図に示すように、ガラス板の基板１２上に適当な
ホトレジスト材料を堆積させ、露光して化学変化
を起こさせ、水溶液状の溶剤により露光した領域
を簡単に除去することができる。適当なホトレジ
スト材料は米国マサチユーセツツ州、ニユートン
市のシツプレイ社から売られているShipley
AZ1360Jである。最初にホトレジスト材料でガラ
ス基板１２上を一様におおい、それから適当なマ
スキング装置を用いて露光する。マスキング装置
としては領域２４のホトレジストを露光するため
に所望の構造をした写真用スライドを用いる。そ
れからホトレジストを露光材料用の溶剤に浸す
と、領域２６のホトレジストの部分が溶けないで
残る。ホトレジスト２６を付けたまま基板を適当
な真空装置内に設置して、前述のソースとドレイ
ン材料を表面に一様に蒸着し、先にホトレジスト
を溶かして除去した領域２４を所望の厚さに充填
してソース１４とドレイン１６とをつくる。第４
Ｂ図で領域２６として示されているレジストの残
りの部分を、それから例えばアセトンのような適
当な溶剤の作用で溶解し、第４Ｃ図に示す構造に
する。再びホトレジスト材料を第４Ｃ図の構造の
このも加えて、第４Ｄ図の構造にする。第４Ｄ図
では基板１２と基板１２に先に加えたソースとド
レインのパツドとをホトレジスト材料でおおつて
いる。次に第４Ｄ図の構造のものを露光するのだ
が、この場合基板側から露光すると便利である。
というのは前に基板１２に加えられたソース電極
１４とドレイン電極１６とが輪郭のはつきりした
マスクとして働くからである。露光された領域だ
けを溶かす溶剤によつて、露光された領域のホト
レジストを再び除去して、ソース電極１４とドレ
イン電極１６の上の領域２６を残す（第４Ｅ図）。
再びこの構造体を真空装置に入れて、例えば
Al2O3のような絶縁材料の層を露出表面に一様に
蒸着して、第４Ｆ図に示すような構造のものをつ
くる。第４Ｆ図のホトレジスト材料２６を溶かし
て除去すると、基板１２上にソース電極１４とド
レイン電極１６と絶縁領域１８とを有する第４Ｇ
図のプレーナ構造が得られる。勿論もし第２図又
は第３図のいずれかの構造のものを所望するなら
ば、第４Ａ図から第４Ｇ図で述べたソース電極と
ドレイン電極の代わりにゲート電極を最初に基板
１２に堆積させればよい。
イを製造するのに、基板はその上に素子を形成す
るのに必要な構造部材として採用される。例えば
ソース電極とドレイン電極とは真空中で操作する
ことにより、適当な金属マスクを通して基板上に
正しく物理的位置合せをして蒸着することができ
る。この後で、既に堆積させられているソース電
極と、ドレイン電極と、望むならばソースに接続
する導体とをマスクして、絶縁材料をソースとド
レインに実質的に等しい厚さに蒸着させることが
できる。この技術を用いて基板上に順番に各層を
堆積させることにより完全な薄膜トランジスタを
つくることができる。しかし、第４Ａ図から第４
Ｇ図に示すように、最初の層とその後の層の製造
にも加法光蝕刻法を用いるのが好ましい。第４Ａ
図に示すように、ガラス板の基板１２上に適当な
ホトレジスト材料を堆積させ、露光して化学変化
を起こさせ、水溶液状の溶剤により露光した領域
を簡単に除去することができる。適当なホトレジ
スト材料は米国マサチユーセツツ州、ニユートン
市のシツプレイ社から売られているShipley
AZ1360Jである。最初にホトレジスト材料でガラ
ス基板１２上を一様におおい、それから適当なマ
スキング装置を用いて露光する。マスキング装置
としては領域２４のホトレジストを露光するため
に所望の構造をした写真用スライドを用いる。そ
れからホトレジストを露光材料用の溶剤に浸す
と、領域２６のホトレジストの部分が溶けないで
残る。ホトレジスト２６を付けたまま基板を適当
な真空装置内に設置して、前述のソースとドレイ
ン材料を表面に一様に蒸着し、先にホトレジスト
を溶かして除去した領域２４を所望の厚さに充填
してソース１４とドレイン１６とをつくる。第４
Ｂ図で領域２６として示されているレジストの残
りの部分を、それから例えばアセトンのような適
当な溶剤の作用で溶解し、第４Ｃ図に示す構造に
する。再びホトレジスト材料を第４Ｃ図の構造の
このも加えて、第４Ｄ図の構造にする。第４Ｄ図
では基板１２と基板１２に先に加えたソースとド
レインのパツドとをホトレジスト材料でおおつて
いる。次に第４Ｄ図の構造のものを露光するのだ
が、この場合基板側から露光すると便利である。
というのは前に基板１２に加えられたソース電極
１４とドレイン電極１６とが輪郭のはつきりした
マスクとして働くからである。露光された領域だ
けを溶かす溶剤によつて、露光された領域のホト
レジストを再び除去して、ソース電極１４とドレ
イン電極１６の上の領域２６を残す（第４Ｅ図）。
再びこの構造体を真空装置に入れて、例えば
Al2O3のような絶縁材料の層を露出表面に一様に
蒸着して、第４Ｆ図に示すような構造のものをつ
くる。第４Ｆ図のホトレジスト材料２６を溶かし
て除去すると、基板１２上にソース電極１４とド
レイン電極１６と絶縁領域１８とを有する第４Ｇ
図のプレーナ構造が得られる。勿論もし第２図又
は第３図のいずれかの構造のものを所望するなら
ば、第４Ａ図から第４Ｇ図で述べたソース電極と
ドレイン電極の代わりにゲート電極を最初に基板
１２に堆積させればよい。
残りの製造工程について、第５Ａ図から第５Ｆ
図を参照して説明する。まず第４Ｇ図に示した構
造を一様にホトレジスト材料でおおい、第５Ａ図
の領域２８のホトレジストが光化学分解を起こす
ようにホトレジスト材料を露光する。この領域に
次に半導体材料を蒸着する。第４Ａ図から第４Ｇ
図に関しては説明したのと類似の方法で、先にホ
トレジスト材料を除去した領域２８に半導体材料
２０を蒸着する。勿論半導体材料は第５Ａ図のホ
トレジスト領域３０の上にも形成される。溶剤で
ホトレジスト材料を溶かすと、第５Ｂ図の構造が
できる。再び第４Ａ図から第４Ｇ図に関して説明
したのと同様な方法で、第５Ｂ図に示した構造に
ホトレジスト材料を一様に堆積させて、半導体材
料２０の真上の領域だけがホトレジスト材料２６
により保護されるように露光する。それから絶縁
材料１８′を半導体材料２０の厚さと実質的に等
しい厚さで加える。絶縁材料１８′を加えた後、
レジスト材料２６を溶かして除き、またレジスト
材料の上の絶縁材料も溶かして除く。
図を参照して説明する。まず第４Ｇ図に示した構
造を一様にホトレジスト材料でおおい、第５Ａ図
の領域２８のホトレジストが光化学分解を起こす
ようにホトレジスト材料を露光する。この領域に
次に半導体材料を蒸着する。第４Ａ図から第４Ｇ
図に関しては説明したのと類似の方法で、先にホ
トレジスト材料を除去した領域２８に半導体材料
２０を蒸着する。勿論半導体材料は第５Ａ図のホ
トレジスト領域３０の上にも形成される。溶剤で
ホトレジスト材料を溶かすと、第５Ｂ図の構造が
できる。再び第４Ａ図から第４Ｇ図に関して説明
したのと同様な方法で、第５Ｂ図に示した構造に
ホトレジスト材料を一様に堆積させて、半導体材
料２０の真上の領域だけがホトレジスト材料２６
により保護されるように露光する。それから絶縁
材料１８′を半導体材料２０の厚さと実質的に等
しい厚さで加える。絶縁材料１８′を加えた後、
レジスト材料２６を溶かして除き、またレジスト
材料の上の絶縁材料も溶かして除く。
薄膜トランジスタの製造の次の工程は、半導体
材料２０と例えば薄膜トランジスタアレイで半導
体層の間に堆積させた絶縁材料１８′とにより形
成されたプレーナ表面全体に絶縁層１８″を一様
に堆積させることである。こうして第５Ｄ図に示
した構造をつくる。再びゲート絶縁層１８″にレ
ジスト材料の一様な層を加え、ゲート電極を堆積
させるべき領域を適当なマスクを用いて露光して
溶かして除く。続いて、ゲート電極２２を形成す
る材料を全表面に堆積させて第５Ｅ図に示すよう
な構造をつくる。レジスト材料２６を除去する
と、第５Ｅ図に示したホトレジスト材料２６の真
上に堆積していた金属材料も除去されて、第５Ｆ
図に示す構造となる。この時点でもし薄膜素子又
は薄膜トランジスタアレイの完成品に望むなら
ば、または必要とするならば、この時点でホトレ
ジスト技術を再び用いて、第５Ｆ図のゲート電極
２２の真上の領域をマスクして、絶縁材料の最終
層を堆積させることにより、第１図の示したもの
と同じ構造のものが得られる。
材料２０と例えば薄膜トランジスタアレイで半導
体層の間に堆積させた絶縁材料１８′とにより形
成されたプレーナ表面全体に絶縁層１８″を一様
に堆積させることである。こうして第５Ｄ図に示
した構造をつくる。再びゲート絶縁層１８″にレ
ジスト材料の一様な層を加え、ゲート電極を堆積
させるべき領域を適当なマスクを用いて露光して
溶かして除く。続いて、ゲート電極２２を形成す
る材料を全表面に堆積させて第５Ｅ図に示すよう
な構造をつくる。レジスト材料２６を除去する
と、第５Ｅ図に示したホトレジスト材料２６の真
上に堆積していた金属材料も除去されて、第５Ｆ
図に示す構造となる。この時点でもし薄膜素子又
は薄膜トランジスタアレイの完成品に望むなら
ば、または必要とするならば、この時点でホトレ
ジスト技術を再び用いて、第５Ｆ図のゲート電極
２２の真上の領域をマスクして、絶縁材料の最終
層を堆積させることにより、第１図の示したもの
と同じ構造のものが得られる。
本発明による製造工程で各種の技術及び組合せ
技術を採用しうることは勿論である。例えばこの
工程を更に簡素化するために、光蝕刻技術とマス
キグン技術の任意の組合せをここで用いることが
できる。例えば第５Ｂ図に関して例をとると、前
述した光蝕刻法よりも、マスキング装置により半
導体パツドを蒸着した方が適切であろう。実際、
同様にして、これらの工程はいずれも前述した光
蝕刻技術に代えてマスキング技術を用いることが
できる。別の実施例が第５Ｄ図に示した素子をつ
くる工程について適用されうる。例えば、半導体
材料２０間に絶縁材料１８′の層を形成する際、
半導体層と絶縁層の間にホトレジスト材料を最初
に挿入するよりもむしろ、絶縁材料１８′で半導
体領域を直接おおつてもよい。その次に、光蝕刻
技術を再び用いて、半導体材料２０の真上の絶縁
材料をおおい、絶縁材料内で凹部が残る領域を後
の蒸着工程で充填してもよい。更に本発明にした
がつてプレーナ薄膜トランジスタを製造するため
に、本発明の製造工程の修正や変更をすることは
当業者にとつて明らかであろう。
技術を採用しうることは勿論である。例えばこの
工程を更に簡素化するために、光蝕刻技術とマス
キグン技術の任意の組合せをここで用いることが
できる。例えば第５Ｂ図に関して例をとると、前
述した光蝕刻法よりも、マスキング装置により半
導体パツドを蒸着した方が適切であろう。実際、
同様にして、これらの工程はいずれも前述した光
蝕刻技術に代えてマスキング技術を用いることが
できる。別の実施例が第５Ｄ図に示した素子をつ
くる工程について適用されうる。例えば、半導体
材料２０間に絶縁材料１８′の層を形成する際、
半導体層と絶縁層の間にホトレジスト材料を最初
に挿入するよりもむしろ、絶縁材料１８′で半導
体領域を直接おおつてもよい。その次に、光蝕刻
技術を再び用いて、半導体材料２０の真上の絶縁
材料をおおい、絶縁材料内で凹部が残る領域を後
の蒸着工程で充填してもよい。更に本発明にした
がつてプレーナ薄膜トランジスタを製造するため
に、本発明の製造工程の修正や変更をすることは
当業者にとつて明らかであろう。
第６図は接続バス即ち導体と共に大きい薄膜ト
ランジスタアレイの一部を構成する２個の薄膜ト
ランジスタの概略図である。第６図には列状の導
体３０，３０′，３０″が示されている。導体３０
はトランジスタT1のソースに接続している。ゲ
ート導体即ちバス３２，３２′，３２″が示されて
おり、例えば導体３２′は薄膜トランジスタT2の
ゲート電極に接続している。各薄膜トランジスタ
はデイスプレイ装置、例えば液晶デイスプレイ装
置の１画素を制御する。この場合、ここに示した
簡単な回路図では各薄膜トランジスタのドレーン
電極が液晶素子の導体層の１つを形成する。液晶
素子の他の導体層は接地されている。薄膜トラン
ジスタを制御することにより、液晶の画像表示が
制御される。アレイのすべての薄膜トランジスタ
を制御することにより、絵、文字その他の情報が
デイスプレイ装置に表示される。この構造は例示
のためにここで述べた。当業者にとつて更に複雑
な回路を採用できることは勿論理解されよう。例
えば第６図の各薄膜トランジスタに蓄積用コンデ
ンサを付加することができる。更に他のデイスプ
レイ装置、例えばエレクトロルミネツセンス装置
等も本発明の製造方法によるプレーナ薄膜トラン
ジスタとアレイを用いて制御することができる。
ランジスタアレイの一部を構成する２個の薄膜ト
ランジスタの概略図である。第６図には列状の導
体３０，３０′，３０″が示されている。導体３０
はトランジスタT1のソースに接続している。ゲ
ート導体即ちバス３２，３２′，３２″が示されて
おり、例えば導体３２′は薄膜トランジスタT2の
ゲート電極に接続している。各薄膜トランジスタ
はデイスプレイ装置、例えば液晶デイスプレイ装
置の１画素を制御する。この場合、ここに示した
簡単な回路図では各薄膜トランジスタのドレーン
電極が液晶素子の導体層の１つを形成する。液晶
素子の他の導体層は接地されている。薄膜トラン
ジスタを制御することにより、液晶の画像表示が
制御される。アレイのすべての薄膜トランジスタ
を制御することにより、絵、文字その他の情報が
デイスプレイ装置に表示される。この構造は例示
のためにここで述べた。当業者にとつて更に複雑
な回路を採用できることは勿論理解されよう。例
えば第６図の各薄膜トランジスタに蓄積用コンデ
ンサを付加することができる。更に他のデイスプ
レイ装置、例えばエレクトロルミネツセンス装置
等も本発明の製造方法によるプレーナ薄膜トラン
ジスタとアレイを用いて制御することができる。
第１図は本発明による単一ゲート薄膜トランジ
スタの中心を切断した断面図である。第２図は本
発明による薄膜トランジスタの第２の実施例の断
面図である。第３図は本発明による二重ゲート薄
膜トランジスタの断面図である。第４Ａ図から第
４Ｇ図は基板に隣接した第１層を製造する方法を
示す概略断面図である。第５Ａ図から第５Ｆ図は
本発明により薄膜トランジスタを完成させる方法
を示す概略断面図である。第６図は２個の薄膜ト
ランジスタと接続導体とを示す薄膜トランジスタ
アレイの概略回路図である。
スタの中心を切断した断面図である。第２図は本
発明による薄膜トランジスタの第２の実施例の断
面図である。第３図は本発明による二重ゲート薄
膜トランジスタの断面図である。第４Ａ図から第
４Ｇ図は基板に隣接した第１層を製造する方法を
示す概略断面図である。第５Ａ図から第５Ｆ図は
本発明により薄膜トランジスタを完成させる方法
を示す概略断面図である。第６図は２個の薄膜ト
ランジスタと接続導体とを示す薄膜トランジスタ
アレイの概略回路図である。
Claims (1)
- 【特許請求の範囲】 １ 基板上に層１、２、３、４をこの順序で連続
的に形成することによつてプレーナ薄膜トランジ
スタを製造する方法に於いて、 (a) ソース電極とドレイン電極を、光透過性の基
板上の所定の位置に一様な厚さの層を堆積させ
ることによつて形成する工程と、 (b) 前記基板とソース電極とドレイン電極の上に
ホトレジスト材料の層を堆積させる工程と、 (c) 前記ホトレジスト材料の層を、前記ソース電
極とドレイン電極を前記ホトレジスト材料の層
を覆うマスクとして前記基板を通して露光する
工程と、 (d) 前記ソース電極とドレイン電極の間にある露
光された領域の前記ホトレジスト材料の層を取
り除き、前記ソース電極とドレイン電極のすぐ
上にある露光されなかつた領域にある前記ホト
レジスト材料の層を残す工程と、 (e) 前記基板の上と、前記ホトレジスト材料の層
で覆われた前記ソース電極とドレイン電極との
上に第１の絶縁材料の層を堆積させる工程であ
り、この際、前記ソース電極とドレイン電極の
間の前記第１の絶縁材料の層の厚さは、前記ソ
ース電極とドレイン電極の厚さに実質的に等し
い厚さに堆積される工程と、 (f) 前記第１の絶縁材料が前記ソース電極とドレ
イン電極の間にのみ残るように残りの前記ホト
レジスト材料の層とその上の前記第１の絶縁材
料の層を取り除き、残つた前記第１の絶縁材料
の層と前記ソース電極とドレイン電極とで実質
的に一様な厚さで平らな表面の第１の層を形成
する工程と、 (g) 前記第１の層の平らな表面上の所定の箇所に
半導体材料の層を堆積させて半導体領域を形成
する工程と、 (h) 前記半導体領域によつて覆われていない前記
第１の層の上に、前記半導体材料の厚さと実質
的に等しい厚さに第２の絶縁材料の層を堆積さ
せ、前記半導体材料の層と前記第２の絶縁材料
の層とで実質的に一様な厚さで平らな表面の第
２の層を形成する工程と、 (i) 前記第２の層の平らな表面の上に、第３の絶
縁材料を実質的に一様な厚さに堆積させて第３
の層を形成する工程と、 (j) 前記第３の層の平らな表面の上にゲート電極
材料の層を所定の領域に堆積させてゲート電極
を形成する工程と、 (k) 前記ゲート電極で覆われていない前記第３の
層の所定の領域に第４の絶縁材料を前記ゲート
電極材料の層の厚さと実質的に同じ厚さに堆積
させて、前記ゲート電極材料の層と前記第４の
絶縁材料の層とで実質的に一様な厚さの第４の
層を形成する工程 とを含むプレーナ薄膜トランジスタを製造する方
法。 ２ 特許請求の範囲第１項のプレーナ薄膜トラン
ジスタを製造する方法に於いて、前記半導体領域
を形成する工程は、 前記第１の層の上にフオトレジスト材料を堆積
させてフオトレジストの層を形成する工程と、 半導体領域に対応する部分のフオトレジストが
光化学分解を起こすように該フオトレジストの層
を半導体領域のそれぞれの形のマスクを通して露
光する工程と、 露光された領域のフオトレジストを除去する工
程と、 前記第１の層の上にマスクをしないで半導体材
料を蒸着する工程と、 露光されなかつた領域の前記フオトレジスト材
料をその上に形成された半導体の層と共に取り除
く工程 とを含むことを特徴とする。 ３ 特許請求の範囲第１項のプレーナ薄膜トラン
ジスタを製造する方法に於いて、前記基板上に複
数の薄膜トランジスタを形成する場合は、トラン
ジスタを構成する層の各々は他の層の上に形成さ
れ、前記複数のトランジスタの各々の各層に於け
る部分は一緒に形成されることを特徴とする。 ４ 特許請求の範囲第１項のプレーナ薄膜トラン
ジスタを製造する方法に於いて、前記ソース電極
とドレイン電極を含む第１の層と、前記ゲート電
極を含む第４の層の厚さは約500から約1000オン
グストロームの厚さに形成され、前記第３の層の
厚さは約1000から約3000オングストロームの厚さ
に形成されることを特徴とする。 ５ 基板上に層１、２、３、４をこの順序で連続
的に形成することによつてプレーナ薄膜トランジ
スタを製造する方法に於いて、 (a) 光透過性の基板上の所定の位置に一様な厚さ
の層を堆積させることによつてゲート電極を形
成する工程と、 (b) 前記基板とゲート電極の上にホトレジスト材
料の層を堆積させる工程と、 (c) 前記ホトレジスト材料の層を、前記ゲート電
極を前記ホトレジスト材料の層を覆うマスクと
して前記基板を通して露光する工程と、 (d) 前記ゲート電極の領域の外にある露光された
領域の前記ホトレジスト材料の層を取り除き、
前記ゲート電極の上にある露光されなかつた領
域にある前記ホトレジスト材料の層を残す工程
と、 (e) 前記基板の上と、前記ホトレジスト材料の層
で覆われた前記ゲート電極の上に、第１の絶縁
材料の層を堆積させ、前記ゲート電極の領域外
の前記第１絶縁材料の層の厚さが前記ゲート電
極の厚さと実質的に等しくなるようにする工程
と、 (f) 前記第１の絶縁材料が前記ゲート電極外にの
み残るように残りの前記ホトレジスト材料の層
とその上の前記第１の絶縁材料の層を取り除
き、残つた前記第１の絶縁材料の層と前記ゲー
ト電極とで実質的に一様な厚さで平らな表面の
第１の層を形成する工程と、 (g) 前記第１の層の平らな表面上に第２の絶縁材
料の層を実質的に一様な厚さに堆積させて第２
の層を形成する工程と、 (h) 前記第２の層の前記第１の絶縁材料の平らな
表面上の所定の箇所に半導体材料の層を堆積さ
せて半導体領域を形成する工程と、 (i) 前記半導体領域によつて覆われていない前記
第２の層の上に、前記半導体材料の厚さと実質
的に等しい厚さに第３の絶縁材料の層を堆積さ
せ、前記半導体材料の層と前記第３の絶縁材料
の層とで実質的に一様な厚さで平らな表面の第
３の層を形成する工程と、 (j) 前記第３の層の平らな表面の上の所定の箇所
に、ソース電極材料とドレイン電極材料の層を
堆積させてソース電極とドレイン電極を形成す
る工程と、 (k) 前記ソース電極とドレイン電極とで覆われて
いない前記第３の層の上に第４の絶縁材料を前
記ソース電極材料とドレイン電極材料の層の厚
さと実質的に同じ厚さに堆積させて、前記ソー
ス電極材料とドレイン電極材料の層と前記第４
の絶縁材料の層とで実質的に一様な厚さの第４
の層を形成する工程 とを含むプレーナ薄膜トランジスタを製造する方
法。 ６ 特許請求の範囲第５項のプレーナ薄膜トラン
ジスタを製造する方法に於いて、前記半導体領域
を形成する工程は、 前記第２の層の上にフオトレジスト材料を堆積
させてフオトレジストの層を形成する工程と、 半導体領域に対応する部分のフオトレジストが
光化学分解を起こすように該フオトレジストの層
を半導体領域のそれぞれの形のマスクを通して露
光する工程と、 露光された領域のフオトレジストを除去する工
程と、 前記第２の層の上にマスクをしないで半導体材
料を蒸着する工程と、 露光されなかつた領域の前記フオトレジスト材
料をその上に形成された半導体の層と共に取り除
く工程 とを含むことを特徴とする。 ７ 特許請求の範囲第５項のプレーナ薄膜トラン
ジスタを製造する方法に於いて、前記基板上に複
数の薄膜トランジスタを形成する場合は、トラン
ジスタを構成する層の各々は他の層の上に形成さ
れ、前記複数のトランジスタの各々の各層に於け
る部分は一緒に形成されることを特徴とする。 ８ 特許請求の範囲第５項のプレーナ薄膜トラン
ジスタを製造する方法に於いて、前記ソース電極
とドレイン電極を含む第４の層と、前記ゲート電
極を含む第１の層の厚さは約500から約1000オン
グストロームの厚さに形成され、前記第２の層の
厚さは約1000から約3000オングストロームの厚さ
に形成されることを特徴とする。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/155,335 US4389481A (en) | 1980-06-02 | 1980-06-02 | Method of making planar thin film transistors, transistor arrays |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5721867A JPS5721867A (en) | 1982-02-04 |
| JPH0568855B2 true JPH0568855B2 (ja) | 1993-09-29 |
Family
ID=22555022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7879281A Granted JPS5721867A (en) | 1980-06-02 | 1981-05-26 | Planar thin film transistor array and method of producing same |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4389481A (ja) |
| JP (1) | JPS5721867A (ja) |
| CA (1) | CA1175158A (ja) |
| DE (1) | DE3117950A1 (ja) |
| GB (1) | GB2077039B (ja) |
Families Citing this family (43)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57176746A (en) * | 1981-04-21 | 1982-10-30 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor integrated circuit and manufacture thereof |
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