JPS6377150A - Ｔｆｔマトリクスの製造方法 - Google Patents
Ｔｆｔマトリクスの製造方法Info
- Publication number
- JPS6377150A JPS6377150A JP61222575A JP22257586A JPS6377150A JP S6377150 A JPS6377150 A JP S6377150A JP 61222575 A JP61222575 A JP 61222575A JP 22257586 A JP22257586 A JP 22257586A JP S6377150 A JPS6377150 A JP S6377150A
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate
- mask
- layer
- resist film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000011159 matrix material Substances 0.000 title claims abstract description 13
- 238000004519 manufacturing process Methods 0.000 title description 12
- 229910052751 metal Inorganic materials 0.000 claims abstract description 29
- 239000002184 metal Substances 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 239000004065 semiconductor Substances 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 claims description 10
- 239000004020 conductor Substances 0.000 claims description 9
- 238000002955 isolation Methods 0.000 claims description 5
- 239000011248 coating agent Substances 0.000 claims 1
- 238000000576 coating method Methods 0.000 claims 1
- 239000010408 film Substances 0.000 abstract description 55
- 239000010410 layer Substances 0.000 abstract description 28
- 238000005530 etching Methods 0.000 abstract description 7
- 239000004642 Polyimide Substances 0.000 abstract description 3
- 229920001721 polyimide Polymers 0.000 abstract description 3
- 239000004973 liquid crystal related substance Substances 0.000 abstract description 2
- 239000010409 thin film Substances 0.000 abstract description 2
- 230000001681 protective effect Effects 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000011347 resin Substances 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 210000004709 eyebrow Anatomy 0.000 description 1
- 229910003437 indium oxide Inorganic materials 0.000 description 1
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Nonlinear Science (AREA)
- Liquid Crystal (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Optics & Photonics (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明は、ドレイン電極及び表示電極を第１のフォトマ
スクにより透明電極と非透光性金属との積層膜として形
成し、これに自己整合させてゲート電極と下層ゲートバ
スラインを形成すべき導電層をパターニングし、次いで
第２のフォトマスクにより下層ゲートバスラインのパタ
ーンを画定するとともに素子分離を行い、且つ、透明電
極の顔出しを行い、次いで第３のフォトマスクにより上
記下層ゲートバスラインを連結する上層ゲートバスライ
ンを形成する。以上により本発明では、フォトマスクを
３枚使用するのみで、ＴＦＴマトリクスを作製し得る。
スクにより透明電極と非透光性金属との積層膜として形
成し、これに自己整合させてゲート電極と下層ゲートバ
スラインを形成すべき導電層をパターニングし、次いで
第２のフォトマスクにより下層ゲートバスラインのパタ
ーンを画定するとともに素子分離を行い、且つ、透明電
極の顔出しを行い、次いで第３のフォトマスクにより上
記下層ゲートバスラインを連結する上層ゲートバスライ
ンを形成する。以上により本発明では、フォトマスクを
３枚使用するのみで、ＴＦＴマトリクスを作製し得る。
本発明は、大容量で且つ高画質が得られるアクティブマ
トリクス液晶表示パネル用の、ＴＦＴ （薄膜トランジ
スタ）マトリクスの製造方法に関する。
トリクス液晶表示パネル用の、ＴＦＴ （薄膜トランジ
スタ）マトリクスの製造方法に関する。
ＴＦＴマトリクスを用いることにより表示品質の飛躍的
な向上が期待される一方で、単純マトリクスに較べ製造
工程に精度を必要とし、且つ、工程数が多いため実用化
が遅れている。このため製造工程数即ちフォトマスク数
を減少させることが必要とされる。
な向上が期待される一方で、単純マトリクスに較べ製造
工程に精度を必要とし、且つ、工程数が多いため実用化
が遅れている。このため製造工程数即ちフォトマスク数
を減少させることが必要とされる。
従来、上下二層のバスライン間に、ゲート絶縁膜以外の
眉間絶縁膜を付加し、バスラインを二重化し、且つ、Ｔ
ＦＴ部をセルフアライメント法で作製しようとすると、
最低５枚のフォトマスクが必要であった。
眉間絶縁膜を付加し、バスラインを二重化し、且つ、Ｔ
ＦＴ部をセルフアライメント法で作製しようとすると、
最低５枚のフォトマスクが必要であった。
以下その製造工程の概略を第２図（ａ）〜（１）の平面
図及びＢ−Ｂ矢視部断面により説明する。
図及びＢ−Ｂ矢視部断面により説明する。
まず、第１のフォトマスクを用いてガラス基板のような
透明絶縁性基板５１上にゲート電極５２を作製し〔同図
（ａ）参照〕、次いでその上に、ゲート絶縁膜５３．動
作半導体層５４．保護膜５５を全面に成膜した後、全面
にポジ型レジストを塗布し、上記ゲート電極５２をマス
クとしてガラス基Ｆｉ、５１の背面から露光することに
より、自己整合法によってゲート電極５２上にレジスト
膜５６を選択的に形成する。
透明絶縁性基板５１上にゲート電極５２を作製し〔同図
（ａ）参照〕、次いでその上に、ゲート絶縁膜５３．動
作半導体層５４．保護膜５５を全面に成膜した後、全面
にポジ型レジストを塗布し、上記ゲート電極５２をマス
クとしてガラス基Ｆｉ、５１の背面から露光することに
より、自己整合法によってゲート電極５２上にレジスト
膜５６を選択的に形成する。
このレジスト膜５６をマスクとしてエツチングを施して
、上記保護膜５５の不要部を除去する〔同図（ｂｌ参照
〕。
、上記保護膜５５の不要部を除去する〔同図（ｂｌ参照
〕。
次いで、ソース及びドレイン電極となる金属膜を全面に
成膜し、リフトオフ法を施して上記レジスト膜５６とと
もに、その上に被着した金属膜を同時に除去して、上記
金属膜をゲート電極５２上部で切断し、ソース部５７′
とドレイン部５８゛ とを形成する〔同図（Ｃ）〕
。
成膜し、リフトオフ法を施して上記レジスト膜５６とと
もに、その上に被着した金属膜を同時に除去して、上記
金属膜をゲート電極５２上部で切断し、ソース部５７′
とドレイン部５８゛ とを形成する〔同図（Ｃ）〕
。
次いで、第２のフォトマスクにより、上記ソース部５７
゛ とドレイン部５８゛ の上にレジスト膜（図示せ
ず）を形成し、これをマスクとしてエツチングを行い、
ソース電極５７．ドレイン電極５８を形成するとともに
、更に、少なくとも動作半導体層５４までエツチングし
て、素子分離を行う〔同図（ｄ）。
゛ とドレイン部５８゛ の上にレジスト膜（図示せ
ず）を形成し、これをマスクとしてエツチングを行い、
ソース電極５７．ドレイン電極５８を形成するとともに
、更に、少なくとも動作半導体層５４までエツチングし
て、素子分離を行う〔同図（ｄ）。
ｔｅｌ参照〕。
次いで、ポリイミドのような保護樹脂膜を塗布し、第３
のマスクにより、ドレイン電極５８とソース電極５７の
端部を除く他の部分を被覆する保護樹脂膜５９を形成す
る。更に、第４のマスクにより、所定のレジスト膜（図
示せず）を選択的に形成し、その上に透明電極を成膜し
、リフトフ法により上記レジスト膜と透明電極膜の不要
部を除去して、表示部に透明電極６０を形成する〔同図
ｔｆ）、 （ｇ）参照〕。なお、６１はコンタクトホー
ルである。
のマスクにより、ドレイン電極５８とソース電極５７の
端部を除く他の部分を被覆する保護樹脂膜５９を形成す
る。更に、第４のマスクにより、所定のレジスト膜（図
示せず）を選択的に形成し、その上に透明電極を成膜し
、リフトフ法により上記レジスト膜と透明電極膜の不要
部を除去して、表示部に透明電極６０を形成する〔同図
ｔｆ）、 （ｇ）参照〕。なお、６１はコンタクトホー
ルである。
次いで第５のマスクにより、上記保護樹脂膜５９上にド
レインバスライン６２と、ソース・表示電橋接続導体６
３を選択的に形成〔同図（ｈｌ、 ｆｌ）参照〕して、
従来のＴＦＴマトリクスが完成する。
レインバスライン６２と、ソース・表示電橋接続導体６
３を選択的に形成〔同図（ｈｌ、 ｆｌ）参照〕して、
従来のＴＦＴマトリクスが完成する。
上述のように従来は、ゲート電極、ソース電橿／ドレイ
ン電極、眉間絶縁膜１表示電橋、ドレインバスライン等
を形成するために、それぞれ異なるフォトマスクを用い
ていたので、フォトマスクを少なくとも５枚必要とし、
上記従来例では自己整合法を更に１回用いているので、
エツチング工程は少なくとも６回必要であった。更に、
前述の動作半導体層５３を島状に形成しようとすると、
フォトマスクがもう１枚余分に必要となる。
ン電極、眉間絶縁膜１表示電橋、ドレインバスライン等
を形成するために、それぞれ異なるフォトマスクを用い
ていたので、フォトマスクを少なくとも５枚必要とし、
上記従来例では自己整合法を更に１回用いているので、
エツチング工程は少なくとも６回必要であった。更に、
前述の動作半導体層５３を島状に形成しようとすると、
フォトマスクがもう１枚余分に必要となる。
このように工程数が多いため、必ずしも高歩留、は期待
できず、また製品の価格も高くなるという問題があった
。
できず、また製品の価格も高くなるという問題があった
。
本発明の目的は、ＴＦＴマトリクスの製作に要するフォ
トマスク数を減少させることにある。
トマスク数を減少させることにある。
本発明は、透明絶縁性基板上に第１のパターンに従って
、透明金属層と不透明金属層が積層されたドレインバス
ラインとソース電極を兼ねる表示電極を形成し、次にこ
れをマスクとして自己整合法により動作半導体層及びゲ
ート絶縁膜を介してゲート電極と将来ゲートバスライン
となる導電層を形成し、次いで第２のパターンに従って
素子分離及び上記導電層の不要部を除去して下層ゲート
バスラインの形成と素子分離を行うとともに、透明電極
の顔出しを行い、次いで第３のパターンに従って上記下
層ゲートバスラインを連結する上層ゲートバスラインを
形成する。
、透明金属層と不透明金属層が積層されたドレインバス
ラインとソース電極を兼ねる表示電極を形成し、次にこ
れをマスクとして自己整合法により動作半導体層及びゲ
ート絶縁膜を介してゲート電極と将来ゲートバスライン
となる導電層を形成し、次いで第２のパターンに従って
素子分離及び上記導電層の不要部を除去して下層ゲート
バスラインの形成と素子分離を行うとともに、透明電極
の顔出しを行い、次いで第３のパターンに従って上記下
層ゲートバスラインを連結する上層ゲートバスラインを
形成する。
本発明によれば、複数層のパターンを同一のマスクでエ
ツチング形成しているので、必要なフォトマスクの種類
が減少するとともに、工程数も減少する。
ツチング形成しているので、必要なフォトマスクの種類
が減少するとともに、工程数も減少する。
以下本発明の一実施例を第１図（ａｌ〜ｆｋ）により説
明する。
明する。
ガラス基板のような透明絶縁性基板１上に、ＩＴｏ（６
Ｂを添加した酸化インジウム）のような透明金属層２．
その上に不透明金属層３を形成し、これを第１のフォト
マスクを用いてパターニングを行い、ドレインバスライ
ン４゛に連結するドレイン電極４及びソース電極を兼ね
る表示電極５を形成する〔同図（ａｌ、 （ｂ）参照〕
。なお以後上記ドレイン電極４を、ドレイン電極４とド
レインバスライン４゛の総称として用いる。上記ドレイ
ン電極４及び表示電極５は、いずれも透明金属と不透明
金属が積層された構造となる。
Ｂを添加した酸化インジウム）のような透明金属層２．
その上に不透明金属層３を形成し、これを第１のフォト
マスクを用いてパターニングを行い、ドレインバスライ
ン４゛に連結するドレイン電極４及びソース電極を兼ね
る表示電極５を形成する〔同図（ａｌ、 （ｂ）参照〕
。なお以後上記ドレイン電極４を、ドレイン電極４とド
レインバスライン４゛の総称として用いる。上記ドレイ
ン電極４及び表示電極５は、いずれも透明金属と不透明
金属が積層された構造となる。
続いて動作半導体層７．ゲート絶縁膜８を上記ドレイン
電極４１表示電極５上を含む透明絶縁性基板１上全面に
形成し、次いで上記ゲート絶縁膜８上にポジ型レジスト
を塗布し、上記ドレイン電極４及び表示電極５をマスク
として、透明絶縁性基板１の背面から露光を施し、所定
のパターンを有するレジスト膜９を形成する〔同図（Ｃ
１参照〕。
電極４１表示電極５上を含む透明絶縁性基板１上全面に
形成し、次いで上記ゲート絶縁膜８上にポジ型レジスト
を塗布し、上記ドレイン電極４及び表示電極５をマスク
として、透明絶縁性基板１の背面から露光を施し、所定
のパターンを有するレジスト膜９を形成する〔同図（Ｃ
１参照〕。
次いで上記レジスト膜９表面を含む透明絶縁性基板１上
全面に所定の金属膜を形成した後、リフトオフ法により
、上記レジスト膜９を除去するとともに、その上に被着
していた金属膜の不要部を除去して、ゲート電極１０と
ともにゲートバスライン形成領域にゲートメタル１０゛
を形成する〔同図（ｄ）参照〕。
全面に所定の金属膜を形成した後、リフトオフ法により
、上記レジスト膜９を除去するとともに、その上に被着
していた金属膜の不要部を除去して、ゲート電極１０と
ともにゲートバスライン形成領域にゲートメタル１０゛
を形成する〔同図（ｄ）参照〕。
次いで上記ゲート電極１０及びゲートメタル１０′表面
を含む透明絶縁性基板１上全面にポリイミドのような絶
縁膜１１゛ を形成し、その上に第２のフォトマスクに
よりレジスト膜１２を所定のパターンに形成する（同図
（ｅｌ、 （ｆｌ参照〕。
を含む透明絶縁性基板１上全面にポリイミドのような絶
縁膜１１゛ を形成し、その上に第２のフォトマスクに
よりレジスト膜１２を所定のパターンに形成する（同図
（ｅｌ、 （ｆｌ参照〕。
次いで上記レジスト膜１２をマスクとして絶縁膜１１′
及びその下層のゲートメタル１０゛ を選択的に除去す
る〔同図ｆｇ）、 （ｈｌ参照〕。この時、絶縁膜１１
゜の露出した側面がサイドエッチされる程度にオーバー
エツチングを施して、ゲートメタル１０゛ の端部表面
が露出するようにする。このようにしてエツチングが終
了すると、下層ゲートバスライン１３とその上の眉間絶
縁膜１１が階段状に形成され、また下層ゲートバスライ
ン１３にはコンタクト窓１４が開口する。
及びその下層のゲートメタル１０゛ を選択的に除去す
る〔同図ｆｇ）、 （ｈｌ参照〕。この時、絶縁膜１１
゜の露出した側面がサイドエッチされる程度にオーバー
エツチングを施して、ゲートメタル１０゛ の端部表面
が露出するようにする。このようにしてエツチングが終
了すると、下層ゲートバスライン１３とその上の眉間絶
縁膜１１が階段状に形成され、また下層ゲートバスライ
ン１３にはコンタクト窓１４が開口する。
このあと更に上記レジスト膜１２と残留している層間絶
縁膜１１及び下層ゲートバスライン１３をマスクにして
、ゲート絶縁膜８及び動作半導体層７を選択的に除去し
て素子分離を行うとともに、ドレイン電極４及び表示電
極５の不透明金属層３の露出部をエツチングして、透明
電極２の顔出しを行い、不要となったレジスト膜１２を
除去する〔同図（ｉ１参照〕。
縁膜１１及び下層ゲートバスライン１３をマスクにして
、ゲート絶縁膜８及び動作半導体層７を選択的に除去し
て素子分離を行うとともに、ドレイン電極４及び表示電
極５の不透明金属層３の露出部をエツチングして、透明
電極２の顔出しを行い、不要となったレジスト膜１２を
除去する〔同図（ｉ１参照〕。
次いで第３のフォトマスクを用いて上層ゲートバスライ
ン形成領域に開口を有するレジスト膜（図示せず）を形
成した後、所定の導電性材料膜を被着せしめ、しかる後
リフトオフ法により上記レジスト膜とその上に被着せる
導電性材料膜の不要部を除去することにより、上層ゲー
トバスライン１５を形成する〔同図（ｊＬ （ｋ）参照
〕。この工程で、前述したコンタクト窓１４には導電性
材料が充填され、下層及び上層のゲートバスライン１３
．１５が電気的に接続され、二重構造のゲートバスライ
ンが形成される。
ン形成領域に開口を有するレジスト膜（図示せず）を形
成した後、所定の導電性材料膜を被着せしめ、しかる後
リフトオフ法により上記レジスト膜とその上に被着せる
導電性材料膜の不要部を除去することにより、上層ゲー
トバスライン１５を形成する〔同図（ｊＬ （ｋ）参照
〕。この工程で、前述したコンタクト窓１４には導電性
材料が充填され、下層及び上層のゲートバスライン１３
．１５が電気的に接続され、二重構造のゲートバスライ
ンが形成される。
以上で本実施例によるＴＦＴマトリクスが完成する。
以上の説明から明らかな如く、本実施例においてはフォ
トマスクを３枚使用してＴＦＴマトリクスを作製するこ
とができる。従って工程数が減少し、ＴＦＴマトリクス
の製造が容易となるばかりでなく、歩留が向上する。
トマスクを３枚使用してＴＦＴマトリクスを作製するこ
とができる。従って工程数が減少し、ＴＦＴマトリクス
の製造が容易となるばかりでなく、歩留が向上する。
以上説明したごとく、本発明によれば工程数が減少する
ので、ＴＦＴマトリクスの製造に際して歩留の向上及び
低コスト化を実現することができる。
ので、ＴＦＴマトリクスの製造に際して歩留の向上及び
低コスト化を実現することができる。
第１図（ａｌ〜（ｋ＋は本発明一実施例を製造工程の順
に示す図、 第２図（ａ）〜（１）は従来の製造方法を製造工程の順
に示す図である。 図において、１は透明絶縁性基板、２は透明金属層、３
は不透明金属層、４はドレイン電極、５は表示電極、７
は動作半導体層、８はゲート絶縁膜、９．１２はレジス
ト膜、１０はゲート電極、１１は眉間絶縁膜、１３は下
層ゲートバスライン、１４はコンタクト窓、１５は上層
ゲートバスラインを示す。 第 １ 図
に示す図、 第２図（ａ）〜（１）は従来の製造方法を製造工程の順
に示す図である。 図において、１は透明絶縁性基板、２は透明金属層、３
は不透明金属層、４はドレイン電極、５は表示電極、７
は動作半導体層、８はゲート絶縁膜、９．１２はレジス
ト膜、１０はゲート電極、１１は眉間絶縁膜、１３は下
層ゲートバスライン、１４はコンタクト窓、１５は上層
ゲートバスラインを示す。 第 １ 図
Claims (1)
- 【特許請求の範囲】 透明絶縁性基板（１）上に、第１のパターンに従ってソ
ース電極及びドレイン電極となる透明金属層（２）とそ
の上に積層された不透明金属層（３）を選択的に形成す
る工程と、 前記不透明金属層（３）表面を含む前記透明絶縁性基板
（１）上に動作半導体層（７）とその上にゲート絶縁膜
（８）を成膜し、次いで前記不透明金属層（３）をマス
クとする背面露光法により前記ゲート絶縁膜（８）上に
レジスト膜（９）を形成し、次いで該レジスト膜（９）
表面を含む透明絶縁性基板（１）上にゲート電極とそれ
のバスラインとなる導電材料層（１０、１０’）を形成
し、次いで前記レジスト膜（９）を除去することにより
その上に被着せる導電材料層の不要部を同時に除去する
工程と、 残留せる導電材料層（１０、１０’）表面を含む透明絶
縁性基板（１）上に所定の絶縁層（１１’）を形成した
後、第２のパターンに従って前記導電材料層（１０、１
０’）上の所定部位に対応する位置にレジスト膜（１２
）、を形成し、該レジスト膜（１２）をマスクとして前
記絶縁層（１１’）、導電材料層（１０’）、ゲート絶
縁膜（８）、動作半導体層（７）、及び不透明金属層（
３）を選択的に除去することにより、素子分離を行うと
ともに下層ゲートバスライン（１３）を画定し、且つ、
前記金属層（３）を表出せしめ、しかる後前記レジスト
膜（１２）を除去する工程と、 第３のパターンに従って前記下層ゲートバスライン（１
３）に接続する上層ゲートバスライン（１５）を選択的
に形成する工程とを含むことを特徴とするＴＦＴマトリ
クスの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61222575A JPS6377150A (ja) | 1986-09-19 | 1986-09-19 | Ｔｆｔマトリクスの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61222575A JPS6377150A (ja) | 1986-09-19 | 1986-09-19 | Ｔｆｔマトリクスの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6377150A true JPS6377150A (ja) | 1988-04-07 |
Family
ID=16784616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61222575A Pending JPS6377150A (ja) | 1986-09-19 | 1986-09-19 | Ｔｆｔマトリクスの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6377150A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6388726B1 (en) | 1998-10-29 | 2002-05-14 | Hyundai Display Technology Inc. | Method of manufacturing liquid crystal display device |
| KR100403935B1 (ko) * | 2000-07-03 | 2003-10-30 | 엔이씨 엘씨디 테크놀로지스, 엘티디. | 패턴형성방법 및 박막트랜지스터의 제조방법 |
| US7382420B2 (en) | 2002-03-28 | 2008-06-03 | Sharp Kabushiki Kaisha | Substrate for liquid crystal display device, liquid crystal display device provided with the same, and manufacturing method of the same |
-
1986
- 1986-09-19 JP JP61222575A patent/JPS6377150A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6388726B1 (en) | 1998-10-29 | 2002-05-14 | Hyundai Display Technology Inc. | Method of manufacturing liquid crystal display device |
| KR100403935B1 (ko) * | 2000-07-03 | 2003-10-30 | 엔이씨 엘씨디 테크놀로지스, 엘티디. | 패턴형성방법 및 박막트랜지스터의 제조방법 |
| US7382420B2 (en) | 2002-03-28 | 2008-06-03 | Sharp Kabushiki Kaisha | Substrate for liquid crystal display device, liquid crystal display device provided with the same, and manufacturing method of the same |
| US7782410B2 (en) | 2002-03-28 | 2010-08-24 | Sharp Kabushiki Kaisha | Substrate for liquid crystal display device, liquid crystal display device provided with the same, and manufacturing method of the same |
| US7932963B2 (en) | 2002-03-28 | 2011-04-26 | Sharp Kabushiki Kaisha | Substrate for liquid crystal display device, liquid crystal display device provided with the same, and manufacturing method of the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4275201B2 (ja) | アクティブマトリクス液晶表示装置の製造方法 | |
| US6621545B2 (en) | Method for manufacturing a thin film transistor array panel for a liquid crystal display and a photolithography method for fabricating thin films | |
| US7576809B2 (en) | Array substrate for liquid crystal display device and manufacturing method thereof | |
| JPH1062819A (ja) | 液晶表示装置及びその製造方法 | |
| US6309903B2 (en) | Method for manufacturing fringe field switching mode liquid crystal display device | |
| KR100325072B1 (ko) | 고개구율및고투과율액정표시장치의제조방법 | |
| KR20010058193A (ko) | 프린지 필드 구동 액정표시 장치의 제조방법 | |
| JP2001244473A (ja) | 薄膜トランジスタ、これを利用した液晶表示装置およびそれらの製造方法 | |
| JPH1062818A (ja) | 液晶表示装置の製造方法 | |
| CN110794630A (zh) | 一种阵列基板及其制造方法 | |
| JPH0580650B2 (ja) | ||
| KR101294689B1 (ko) | 프린지 필드 스위칭 모드 액정표시장치의 제조방법 | |
| JPS6377150A (ja) | Ｔｆｔマトリクスの製造方法 | |
| JPS62286271A (ja) | 薄膜トランジスタ基板の製造方法 | |
| JPH09113932A (ja) | 配線基板とその製造方法 | |
| JP2629743B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2943220B2 (ja) | 自己整合型薄膜トランジスタマトリクスの製造方法 | |
| JPS6315283A (ja) | 薄膜トランジスタマトリクスの形成方法 | |
| JPH0195559A (ja) | 薄膜トランジスタの製造方法 | |
| JPS63218925A (ja) | 薄膜トランジスタアレイ基板及びその製造方法 | |
| KR20020038023A (ko) | 액정 디스플레이 패널 제조방법 | |
| JPS6370282A (ja) | 薄膜トランジスタマトリツクスの形成方法 | |
| JPH07253593A (ja) | 液晶表示装置の製造方法 | |
| JPS62204292A (ja) | アクテイブ・マトリクス表示素子の製造方法 | |
| JPH01158401A (ja) | カラーフィルタの形成方法 |