JPH056807A - チツプバリスタ - Google Patents
チツプバリスタInfo
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- JPH056807A JPH056807A JP3183830A JP18383091A JPH056807A JP H056807 A JPH056807 A JP H056807A JP 3183830 A JP3183830 A JP 3183830A JP 18383091 A JP18383091 A JP 18383091A JP H056807 A JPH056807 A JP H056807A
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- JP
- Japan
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- varistor
- internal electrodes
- internal electrode
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01C—RESISTORS
- H01C7/00—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material
- H01C7/10—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material voltage responsive, i.e. varistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01C—RESISTORS
- H01C7/00—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material
- H01C7/10—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material voltage responsive, i.e. varistors
- H01C7/105—Varistor cores
- H01C7/108—Metal oxide
- H01C7/112—ZnO type
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Electromagnetism (AREA)
- Thermistors And Varistors (AREA)
Abstract
(57)【要約】
【目的】 ショットキー障壁を利用してバリスタ特性を
得るようにした場合の、バリスタ電圧のばらつき，漏れ
電流を低減できるとともに、サージ耐量を向上できるチ
ップバリスタを提供する。 【構成】 複数の半導体セラミックス層７ａ〜７ｃを積
層してなる焼結体２内に第１，第２内部電極３，４をセ
ラミックス層７ａの厚さ方向ｔにおいて重なり合わない
よう埋設し、該各内部電極３，４の一端面３ａ，４ａの
みを上記焼結体２の左, 右端面２ａ，２ｂに形成された
外部電極６に接続する。そして、上記焼結体２内に上記
外部電極６に接続されない非接続内部電極５を、上記第
１，第２内部電極３，４と上記半導体セラミックス層７
ａを介して重なるよう埋設してチップバリスタ１を構成
する。
得るようにした場合の、バリスタ電圧のばらつき，漏れ
電流を低減できるとともに、サージ耐量を向上できるチ
ップバリスタを提供する。 【構成】 複数の半導体セラミックス層７ａ〜７ｃを積
層してなる焼結体２内に第１，第２内部電極３，４をセ
ラミックス層７ａの厚さ方向ｔにおいて重なり合わない
よう埋設し、該各内部電極３，４の一端面３ａ，４ａの
みを上記焼結体２の左, 右端面２ａ，２ｂに形成された
外部電極６に接続する。そして、上記焼結体２内に上記
外部電極６に接続されない非接続内部電極５を、上記第
１，第２内部電極３，４と上記半導体セラミックス層７
ａを介して重なるよう埋設してチップバリスタ１を構成
する。
Description
【０００１】
【産業上の利用分野】本発明は、電圧非直線抵抗体とし
て機能するチップバリスタに関し、特に内部電極と半導
体セラミックス層との界面でバリスタ特性を得るように
した場合の、バリスタ電圧のばらつき，漏れ電流を低減
できるとともに、サージ耐量を向上できるようにした構
造に関する。
て機能するチップバリスタに関し、特に内部電極と半導
体セラミックス層との界面でバリスタ特性を得るように
した場合の、バリスタ電圧のばらつき，漏れ電流を低減
できるとともに、サージ耐量を向上できるようにした構
造に関する。
【０００２】
【従来の技術】近年、通信機器等の電子機器の分野にお
いては、小型化，電子部品の集積化が進んでおり、これ
に伴ってバリスタにおいても小型化，低電圧化の要求が
高まっている。このような要求に対応するものとして、
従来、図５に示すような積層型バリスタがある（特願平
1-302496号参照) 。この積層型バリスタ２０は、多数の
半導体セラミックス層を積層してなる焼結体２１内に一
対の内部電極２２，２３を埋設するとともに、該各内部
電極２２，２３の一端面２２ａ，２３ａのみを上記焼結
体２１の左, 右端面２１ａ，２１ｂに形成された外部電
極２４，２５に接続して構成されている。また、上記内
部電極２２，２３間のセラミックス層２８内には上記外
部電極２４，２５に接続されない非接続内部電極２７が
埋設されており、該各非接続内部電極２７は焼結体２１
内に封入されている。この積層型バリスタ２０では、上
記各内部電極２２，２３及び非接続内部電極２７と半導
体セラミックス層２８との界面でバリスタ特性を得るも
のである。また、上記各電極２２，２３，２７間のセラ
ミックス層２８の厚さ方向の粒界数を２以下とし、これ
の積層数を設定することによりバリスタ電圧をコントロ
ールしている。
いては、小型化，電子部品の集積化が進んでおり、これ
に伴ってバリスタにおいても小型化，低電圧化の要求が
高まっている。このような要求に対応するものとして、
従来、図５に示すような積層型バリスタがある（特願平
1-302496号参照) 。この積層型バリスタ２０は、多数の
半導体セラミックス層を積層してなる焼結体２１内に一
対の内部電極２２，２３を埋設するとともに、該各内部
電極２２，２３の一端面２２ａ，２３ａのみを上記焼結
体２１の左, 右端面２１ａ，２１ｂに形成された外部電
極２４，２５に接続して構成されている。また、上記内
部電極２２，２３間のセラミックス層２８内には上記外
部電極２４，２５に接続されない非接続内部電極２７が
埋設されており、該各非接続内部電極２７は焼結体２１
内に封入されている。この積層型バリスタ２０では、上
記各内部電極２２，２３及び非接続内部電極２７と半導
体セラミックス層２８との界面でバリスタ特性を得るも
のである。また、上記各電極２２，２３，２７間のセラ
ミックス層２８の厚さ方向の粒界数を２以下とし、これ
の積層数を設定することによりバリスタ電圧をコントロ
ールしている。
【０００３】
【発明が解決しようとする課題】ところで、上記従来の
積層型バリスタは、セラミックスグリーンシートに各内
部電極，非接続内部電極を形成した後、一体焼結して焼
結体を得ることから、この焼成時に上記内部電極等の金
属の収縮や有機物の蒸発によって、焼成後の内部電極，
非接続内部電極に網目状の孔が生じ易い。その結果、こ
の孔を通して半導体結晶が成長し、これによりバリスタ
電圧にばらつきが生じるとともに、漏れ電流が大きくな
るという問題がある。また、上記成長した半導体結晶部
分に電流が集中し易くなることから、サージ耐量が低下
するという問題がある。
積層型バリスタは、セラミックスグリーンシートに各内
部電極，非接続内部電極を形成した後、一体焼結して焼
結体を得ることから、この焼成時に上記内部電極等の金
属の収縮や有機物の蒸発によって、焼成後の内部電極，
非接続内部電極に網目状の孔が生じ易い。その結果、こ
の孔を通して半導体結晶が成長し、これによりバリスタ
電圧にばらつきが生じるとともに、漏れ電流が大きくな
るという問題がある。また、上記成長した半導体結晶部
分に電流が集中し易くなることから、サージ耐量が低下
するという問題がある。
【０００４】本発明は上記従来の問題点を解決するため
になされたもので、バリスタ電圧のばらつき，漏れ電流
を低減できるとともに、サージ耐量を向上できるチップ
バリスタを提供することを目的としている。
になされたもので、バリスタ電圧のばらつき，漏れ電流
を低減できるとともに、サージ耐量を向上できるチップ
バリスタを提供することを目的としている。
【０００５】
【課題を解決するための手段】本件発明者らは、焼成時
に内部電極，非接続内部電極に網目状の孔が生じる原因
について検討し、各電極がセラミックス層の厚さ方向に
おいて重なり合っている点が有機物の蒸発などによって
孔を生じ易くしていると考えられる。このことから上記
孔の発生を抑制するには内部電極，非接続内部電極をで
きるだけ厚さ方向に重ならないよう配置することが有効
であるとの考えに想到し、本発明を成したものである。
そこで本発明は、複数の半導体セラミックス層を積層し
てなる焼結体内に、第１，第２内部電極を上記セラミッ
クス層の厚さ方向において重なり合わないよう埋設する
とともに、上記第１，第２内部電極の一端面のみを上記
焼結体の左, 右端面に形成された外部電極に接続し、上
記焼結体内に上記外部電極に接続されない少なくとも１
つの非接続内部電極を上記第１，第２内部電極と上記半
導体セラミックス層を介して重なるよう埋設したことを
特徴とするチップバリスタである。ここで、上記非接続
内部電極を配設する場合、１つの非接続内部電極を第
１，第２内部電極の両方に重なるように配設してもよ
く、又は２つの非接続内部電極のそれぞれを第１，第２
内部電極のそれぞれに重なるように配設してもよい。ま
た、上記内部電極，非接続内部電極は、厚さ方向におい
て３つ以上重なり合わないようにすることが望ましい。
これを越えると孔の発生の抑制効果が低下するからであ
る。
に内部電極，非接続内部電極に網目状の孔が生じる原因
について検討し、各電極がセラミックス層の厚さ方向に
おいて重なり合っている点が有機物の蒸発などによって
孔を生じ易くしていると考えられる。このことから上記
孔の発生を抑制するには内部電極，非接続内部電極をで
きるだけ厚さ方向に重ならないよう配置することが有効
であるとの考えに想到し、本発明を成したものである。
そこで本発明は、複数の半導体セラミックス層を積層し
てなる焼結体内に、第１，第２内部電極を上記セラミッ
クス層の厚さ方向において重なり合わないよう埋設する
とともに、上記第１，第２内部電極の一端面のみを上記
焼結体の左, 右端面に形成された外部電極に接続し、上
記焼結体内に上記外部電極に接続されない少なくとも１
つの非接続内部電極を上記第１，第２内部電極と上記半
導体セラミックス層を介して重なるよう埋設したことを
特徴とするチップバリスタである。ここで、上記非接続
内部電極を配設する場合、１つの非接続内部電極を第
１，第２内部電極の両方に重なるように配設してもよ
く、又は２つの非接続内部電極のそれぞれを第１，第２
内部電極のそれぞれに重なるように配設してもよい。ま
た、上記内部電極，非接続内部電極は、厚さ方向におい
て３つ以上重なり合わないようにすることが望ましい。
これを越えると孔の発生の抑制効果が低下するからであ
る。
【０００６】
【作用】本発明に係るチップバリスタによれば、焼結体
内に第１，第２内部電極を厚さ方向において重なり合わ
ないよう配設し、非接続内部電極を上記第１，第２内部
電極と半導体セラミックス層を挟んで重なるよう配設し
たので、内部電極と非接続内部電極だけが厚さ方向に重
なることとなり、従来の構造に比べて重なりを少なくで
きる。従って、焼成時における孔の発生を抑制すること
ができ、それだけ半導体結晶の成長を低減できる。その
結果、バリスタ電圧のばらつきを低減できるとともに、
漏れ電流を低減でき、しかも電流の集中を回避してサー
ジ耐量を向上できる。
内に第１，第２内部電極を厚さ方向において重なり合わ
ないよう配設し、非接続内部電極を上記第１，第２内部
電極と半導体セラミックス層を挟んで重なるよう配設し
たので、内部電極と非接続内部電極だけが厚さ方向に重
なることとなり、従来の構造に比べて重なりを少なくで
きる。従って、焼成時における孔の発生を抑制すること
ができ、それだけ半導体結晶の成長を低減できる。その
結果、バリスタ電圧のばらつきを低減できるとともに、
漏れ電流を低減でき、しかも電流の集中を回避してサー
ジ耐量を向上できる。
【０００７】
【実施例】以下、本発明の実施例を図について説明す
る。図１及び図２は本発明の第１実施例によるチップバ
リスタを説明するための図である。図において、１は本
実施例のチップバリスタであり、これは直方体状のセラ
ミックス焼結体２内に第１内部電極３，第２内部電極４
を埋設するとともに、非接続内部電極５を埋設し、上記
焼結体２の左, 右端面２ａ，２ｂに外部電極６，６を形
成して構成されている。
る。図１及び図２は本発明の第１実施例によるチップバ
リスタを説明するための図である。図において、１は本
実施例のチップバリスタであり、これは直方体状のセラ
ミックス焼結体２内に第１内部電極３，第２内部電極４
を埋設するとともに、非接続内部電極５を埋設し、上記
焼結体２の左, 右端面２ａ，２ｂに外部電極６，６を形
成して構成されている。
【０００８】上記焼結体２は多数の半導体セラミックス
層７ａ〜７ｃを積層し、これを一体焼結して形成された
もので、上記焼結体の第１，第２内部電極３，４と非接
続内部電極５とに挟まれた部分が電圧非直線性を発現す
るセラミックス層７ａとなっている。また上記焼結体２
のセラミックス層７ａ以外の上部，下部はダミーとして
のセラミックス層７ｂ，７ｃとなっている。
層７ａ〜７ｃを積層し、これを一体焼結して形成された
もので、上記焼結体の第１，第２内部電極３，４と非接
続内部電極５とに挟まれた部分が電圧非直線性を発現す
るセラミックス層７ａとなっている。また上記焼結体２
のセラミックス層７ａ以外の上部，下部はダミーとして
のセラミックス層７ｂ，７ｃとなっている。
【０００９】また、上記第１，第２内部電極３，４の一
端面３ａ，４ａは、上記焼結体２の左, 右端面２ａ，２
ｂに露出して上記外部電極６に接続されており、各内部
電極３，４の残りの端面は上記焼結体２内に封入されて
いる。さらに、上記非接続内部電極５の各端面は上記焼
結体２の内側に位置しており、これにより非接続内部電
極５は外部電極６に電気的に接続されることなく焼結体
２内に封入されている。
端面３ａ，４ａは、上記焼結体２の左, 右端面２ａ，２
ｂに露出して上記外部電極６に接続されており、各内部
電極３，４の残りの端面は上記焼結体２内に封入されて
いる。さらに、上記非接続内部電極５の各端面は上記焼
結体２の内側に位置しており、これにより非接続内部電
極５は外部電極６に電気的に接続されることなく焼結体
２内に封入されている。
【００１０】そして、上記第１，第２内部電極３，４
は、同一平面をなすように、かつ上記セラミックス層７
ａ〜７ｃの厚さ方向ｔにおいて重なり合わないよう配設
されており、両内部電極３，４の内端面３ｂ，４ｂは間
をあけて対向している。また、上記非接続内部電極５
は、上記第１，第２内部電極３，４とセラミックス層７
ａを介して重ね合わされており、該非接続内部電極５と
第１，第２内部電極３，４との対向部分がバリスタ特性
部となっている。
は、同一平面をなすように、かつ上記セラミックス層７
ａ〜７ｃの厚さ方向ｔにおいて重なり合わないよう配設
されており、両内部電極３，４の内端面３ｂ，４ｂは間
をあけて対向している。また、上記非接続内部電極５
は、上記第１，第２内部電極３，４とセラミックス層７
ａを介して重ね合わされており、該非接続内部電極５と
第１，第２内部電極３，４との対向部分がバリスタ特性
部となっている。
【００１１】次に本実施例のチップバリスタ１の製造方
法について説明する。まず、ＺｎＯ(96.0 mol ％) を主
成分とし、これにＣｏＣＯ3(1.0 mol ％),ＭｎＣＯ3(0.
5 mol ％),Ｓｂ2 Ｏ3 (2.0mol ％) 及びＢｉ2 Ｏ3 (0.5
mol ％) を上記モル比で混合してなるセラミックス材料
に、Ｂ2 Ｏ3 ，ＳｉＯ2，ＰｂＯ及びＺｎＯからなるガ
ラス粉末を0.1 重量％加えて調合し、原料を作成する。
さらにこの原料に有機質バインダを混合して、リバース
ローラ法により厚さ10μm のセラミックスグリーンシー
トを形成し、このグリーンシートを矩形状に切断して多
数のセラミックス層７ａ〜７ｃを形成する。次に、Ｐｔ
からなる金属粉末に有機ビヒクルを混合して電極ペース
トを作成し、図２に示すように、上記ペーストを上記セ
ラミックス層７ａの上面に印刷して第１，第２内部電極
３，４を形成する。この場合、各内部電極３，４の一端
面３ａ，４ａのみがセラミックス層７ａの左, 右の端縁
に位置し、残りの端面はセラミックス層７ａの内側に位
置するように形成する。また、１枚のダミー用セラミッ
クス層７ｃの上面に上記ペーストを印刷して非接続内部
電極５を形成する。この場合は、これの全ての端面がセ
ラミックス層７ｃの周縁より内側に位置するよう形成す
る。次いで、図２に示すように、上記各内部電極３，４
が形成されたセラミックス層７ａの下面に非接続内部電
極５が形成されたセラミックス層７ｃを重ね、これの上
部，下部にそれぞれダミー用セラミックス層７ｂ，７ｃ
を10枚重ねる。これの厚さ方向に２ｔ／cm2 の圧力を加
えて圧着して積層体を形成し、該積層体を所定寸法の大
きさに切断する。そして、上記積層体を、空気中にて10
50℃〜1150℃の温度で３時間焼成し、焼結体２を得る。
この焼成時において焼結体２の厚さ方向ｔにおける電極
の重なりが２枚であることから有機物が蒸発し易くな
り、それだけ界面に生じる空孔，ポアが低減されること
となる。最後に、上記焼結体２の、各内部電極３，４の
一端面３ａ，４ａが露出された左, 右端面２ａ，２ｂ
に、Ａｇ：Ｐｄ＝７：３の重量比からなる電極ペースト
を塗布した後、焼き付けて外部電極６を形成する。これ
により本実施例のチップバリスタ１が製造される。
法について説明する。まず、ＺｎＯ(96.0 mol ％) を主
成分とし、これにＣｏＣＯ3(1.0 mol ％),ＭｎＣＯ3(0.
5 mol ％),Ｓｂ2 Ｏ3 (2.0mol ％) 及びＢｉ2 Ｏ3 (0.5
mol ％) を上記モル比で混合してなるセラミックス材料
に、Ｂ2 Ｏ3 ，ＳｉＯ2，ＰｂＯ及びＺｎＯからなるガ
ラス粉末を0.1 重量％加えて調合し、原料を作成する。
さらにこの原料に有機質バインダを混合して、リバース
ローラ法により厚さ10μm のセラミックスグリーンシー
トを形成し、このグリーンシートを矩形状に切断して多
数のセラミックス層７ａ〜７ｃを形成する。次に、Ｐｔ
からなる金属粉末に有機ビヒクルを混合して電極ペース
トを作成し、図２に示すように、上記ペーストを上記セ
ラミックス層７ａの上面に印刷して第１，第２内部電極
３，４を形成する。この場合、各内部電極３，４の一端
面３ａ，４ａのみがセラミックス層７ａの左, 右の端縁
に位置し、残りの端面はセラミックス層７ａの内側に位
置するように形成する。また、１枚のダミー用セラミッ
クス層７ｃの上面に上記ペーストを印刷して非接続内部
電極５を形成する。この場合は、これの全ての端面がセ
ラミックス層７ｃの周縁より内側に位置するよう形成す
る。次いで、図２に示すように、上記各内部電極３，４
が形成されたセラミックス層７ａの下面に非接続内部電
極５が形成されたセラミックス層７ｃを重ね、これの上
部，下部にそれぞれダミー用セラミックス層７ｂ，７ｃ
を10枚重ねる。これの厚さ方向に２ｔ／cm2 の圧力を加
えて圧着して積層体を形成し、該積層体を所定寸法の大
きさに切断する。そして、上記積層体を、空気中にて10
50℃〜1150℃の温度で３時間焼成し、焼結体２を得る。
この焼成時において焼結体２の厚さ方向ｔにおける電極
の重なりが２枚であることから有機物が蒸発し易くな
り、それだけ界面に生じる空孔，ポアが低減されること
となる。最後に、上記焼結体２の、各内部電極３，４の
一端面３ａ，４ａが露出された左, 右端面２ａ，２ｂ
に、Ａｇ：Ｐｄ＝７：３の重量比からなる電極ペースト
を塗布した後、焼き付けて外部電極６を形成する。これ
により本実施例のチップバリスタ１が製造される。
【００１２】このように本実施例によれば、第１，第２
内部電極３，４を厚さ方向ｔに重なり合わないよう同一
平面に配設し、非接続内部電極５を上記各内部電極３，
４と半導体セラミックス層７ａを挟んで重なるよう配設
したので、厚さ方向ｔにおける電極の重なりを２枚にで
き、焼成時における網目状の孔の発生を低減できる。そ
の結果、半導体結晶の成長を抑制してバリスタ電圧のば
らつきを低減できるとともに、漏れ電流を低減でき、し
かも電流の集中を回避してサージ耐量を向上できる。
内部電極３，４を厚さ方向ｔに重なり合わないよう同一
平面に配設し、非接続内部電極５を上記各内部電極３，
４と半導体セラミックス層７ａを挟んで重なるよう配設
したので、厚さ方向ｔにおける電極の重なりを２枚にで
き、焼成時における網目状の孔の発生を低減できる。そ
の結果、半導体結晶の成長を抑制してバリスタ電圧のば
らつきを低減できるとともに、漏れ電流を低減でき、し
かも電流の集中を回避してサージ耐量を向上できる。
【００１３】図３及び図４は本発明の第２実施例による
チップバリスタを説明するための図である。図中、図１
と同一符号は同一又は相当部分を示す。本実施例のチッ
プバリスタ１０は、焼結体２内に、第１，第２内部電極
３，４をセラミックス層７ａの厚さ方向ｔに重なり合わ
ないよう、かつ段差を設けて埋設し、上記第１内部電極
３と同一平面をなすように、外部電極６に接続されない
非接続内部電極１１を配設するとともに、上記第２内部
電極４と同一平面をなすように同じく非接続内部電極１
２を配設して構成されている。そして、上記第１内部電
極３とセラミックス層７ａを介して非接続内部電極１２
が重なり合っており、第２内部電極４とセラミックス層
７ａを介して非接続内部電極１１が重なり合っている。
本実施例においても、厚さ方向ｔにおける電極の重なり
を２枚にできるから、バリスタ電圧のばらつきを低減で
きるとともに、漏れ電流を低減でき、上記第１実施例と
同様の効果が得られる。
チップバリスタを説明するための図である。図中、図１
と同一符号は同一又は相当部分を示す。本実施例のチッ
プバリスタ１０は、焼結体２内に、第１，第２内部電極
３，４をセラミックス層７ａの厚さ方向ｔに重なり合わ
ないよう、かつ段差を設けて埋設し、上記第１内部電極
３と同一平面をなすように、外部電極６に接続されない
非接続内部電極１１を配設するとともに、上記第２内部
電極４と同一平面をなすように同じく非接続内部電極１
２を配設して構成されている。そして、上記第１内部電
極３とセラミックス層７ａを介して非接続内部電極１２
が重なり合っており、第２内部電極４とセラミックス層
７ａを介して非接続内部電極１１が重なり合っている。
本実施例においても、厚さ方向ｔにおける電極の重なり
を２枚にできるから、バリスタ電圧のばらつきを低減で
きるとともに、漏れ電流を低減でき、上記第１実施例と
同様の効果が得られる。
【００１４】
【表１】
【００１５】表１は、上記第１実施例，及び第２実施例
のチップバリスタ１，１０の効果を確認するために行っ
た試験結果を示す。この試験は、上述した製造方法によ
り第１実施例試料，第２実施例試料を作成し、この各試
料のバリスタ電圧Ｖ1mA ，電圧非直線係数ａ，静電容量
ｐＦ，４〜６ｖを30秒間印加したときの抵抗値ＭΩ，及
び８×20μsec の三角電流波を印加したときのサージ耐
量Ａを測定した。なお、比較するために従来の積層型バ
リスタ（図５参照）についても同様の測定を行った。表
からも明らかなように、各実施例試料，各従来試料とも
バリスタ電圧は略同様の値が得られており、静電容量で
は従来試料に比べて約100 PF程度低減でき、電圧非直線
係数では約10程度向上している。また、抵抗値では従来
試料が0.9 、1.2 ＭΩと低く漏れ電流が大きくなってい
る。これに対して各実施例試料では3.8 、5.7 ＭΩと高
く漏れ電流を低減できている。さらに、サージ耐量では
従来試料が20、30Ａであるのに対して、各実施例試料で
は50Ａとこの点でも向上していることがわかる。
のチップバリスタ１，１０の効果を確認するために行っ
た試験結果を示す。この試験は、上述した製造方法によ
り第１実施例試料，第２実施例試料を作成し、この各試
料のバリスタ電圧Ｖ1mA ，電圧非直線係数ａ，静電容量
ｐＦ，４〜６ｖを30秒間印加したときの抵抗値ＭΩ，及
び８×20μsec の三角電流波を印加したときのサージ耐
量Ａを測定した。なお、比較するために従来の積層型バ
リスタ（図５参照）についても同様の測定を行った。表
からも明らかなように、各実施例試料，各従来試料とも
バリスタ電圧は略同様の値が得られており、静電容量で
は従来試料に比べて約100 PF程度低減でき、電圧非直線
係数では約10程度向上している。また、抵抗値では従来
試料が0.9 、1.2 ＭΩと低く漏れ電流が大きくなってい
る。これに対して各実施例試料では3.8 、5.7 ＭΩと高
く漏れ電流を低減できている。さらに、サージ耐量では
従来試料が20、30Ａであるのに対して、各実施例試料で
は50Ａとこの点でも向上していることがわかる。
【００１６】
【発明の効果】以上のように本発明に係るチップバリス
タによれば、焼結体内に第１，第２内部電極を厚さ方向
において重なり合わないよう埋設するとともに、上記焼
結体内に外部電極に接続されない少なくとも１つの非接
続内部電極を埋設し、該非接続内部電極を上記第１，第
２内部電極と半導体セラミックス層を介して重なるよう
配設したので、焼成時における半導体結晶の成長を抑制
してバリスタ電圧のばらつき，漏れ電流を低減できると
ともに、サージ耐量を向上できる効果がある。
タによれば、焼結体内に第１，第２内部電極を厚さ方向
において重なり合わないよう埋設するとともに、上記焼
結体内に外部電極に接続されない少なくとも１つの非接
続内部電極を埋設し、該非接続内部電極を上記第１，第
２内部電極と半導体セラミックス層を介して重なるよう
配設したので、焼成時における半導体結晶の成長を抑制
してバリスタ電圧のばらつき，漏れ電流を低減できると
ともに、サージ耐量を向上できる効果がある。
【図１】本発明の第１実施例によるチップバリスタを説
明するための断面図である。
明するための断面図である。
【図２】上記第１実施例のチップバリスタの分解斜視図
である。
である。
【図３】本発明の第２実施例によるチップバリスタを説
明するための断面図である。
明するための断面図である。
【図４】上記第２実施例のチップバリスタの分解斜視図
である。
である。
【図５】従来の積層型バリスタを示す断面図である。
１，１０ チップバリスタ ２ 焼結体 ２ａ，２ｂ 焼結体の左, 右端面 ３ 第１内部電極 ３ａ 一端面 ４ 第２内部電極 ４ａ 一端面 ５，１１，１２ 非接続内部電極 ６ 外部電極 ７ａ〜７ｃ 半導体セラミックス層 ｔ 厚さ方向
───────────────────────────────────────────────────── フロントページの続き (72)発明者 米田 康信 京都府長岡京市天神２丁目26番10号 株式 会社村田製作所内 (72)発明者 坂部 行雄 京都府長岡京市天神２丁目26番10号 株式 会社村田製作所内 (72)発明者 後 外茂昭 京都府長岡京市天神２丁目26番10号 株式 会社村田製作所内
Claims (1)
- 【特許請求の範囲】 【請求項１】 複数の半導体セラミックス層を積層して
なる焼結体内に、第１，第２内部電極を上記セラミック
ス層の厚さ方向において重なり合わないよう埋設すると
ともに、上記第１，第２内部電極の一端面のみを上記焼
結体の左, 右端面に形成された外部電極に接続し、上記
焼結体内に上記外部電極に接続されない少なくとも１つ
の非接続内部電極を上記第１，第２内部電極と上記半導
体セラミックス層を介して重なるよう埋設したことを特
徴とするチップバリスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3183830A JP2976046B2 (ja) | 1991-06-27 | 1991-06-27 | チップバリスタ |
| US07/901,750 US5324986A (en) | 1991-06-27 | 1992-06-22 | Chip type varistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3183830A JP2976046B2 (ja) | 1991-06-27 | 1991-06-27 | チップバリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH056807A true JPH056807A (ja) | 1993-01-14 |
| JP2976046B2 JP2976046B2 (ja) | 1999-11-10 |
Family
ID=16142594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3183830A Expired - Fee Related JP2976046B2 (ja) | 1991-06-27 | 1991-06-27 | チップバリスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5324986A (ja) |
| JP (1) | JP2976046B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6346871B1 (en) | 1998-01-09 | 2002-02-12 | Tdk Corporation | Laminate type varistor |
| JP2022084394A (ja) * | 2020-11-26 | 2022-06-07 | Tdk株式会社 | 積層チップバリスタ |
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| JP2004214005A (ja) * | 2002-12-27 | 2004-07-29 | Murata Mfg Co Ltd | サージアブソーバ及びサージアブソーバアレイ |
| DE102004058410B4 (de) * | 2004-12-03 | 2021-02-18 | Tdk Electronics Ag | Vielschichtbauelement mit ESD-Schutzelementen |
| WO2007046076A1 (en) * | 2005-10-19 | 2007-04-26 | Littelfuse Ireland Development Company Limited | A varistor and production method |
| WO2008035319A1 (en) * | 2006-09-19 | 2008-03-27 | Littelfuse Ireland Development Company Limited | Manufacture of varistors comprising a passivation layer |
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| DE102012101606A1 (de) * | 2011-10-28 | 2013-05-02 | Epcos Ag | ESD-Schutzbauelement und Bauelement mit einem ESD-Schutzbauelement und einer LED |
| US10748681B2 (en) * | 2018-07-18 | 2020-08-18 | Hubbell Incorporated | Voltage-dependent resistor device for protecting a plurality of conductors against a power surge |
| US20240105366A1 (en) * | 2019-11-08 | 2024-03-28 | Tdk Electronics Ag | Varistor |
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| JPH0237008A (ja) * | 1988-07-27 | 1990-02-07 | Mazda Motor Corp | サスペンション装置 |
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-
1991
- 1991-06-27 JP JP3183830A patent/JP2976046B2/ja not_active Expired - Fee Related
-
1992
- 1992-06-22 US US07/901,750 patent/US5324986A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6346871B1 (en) | 1998-01-09 | 2002-02-12 | Tdk Corporation | Laminate type varistor |
| JP2022084394A (ja) * | 2020-11-26 | 2022-06-07 | Tdk株式会社 | 積層チップバリスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2976046B2 (ja) | 1999-11-10 |
| US5324986A (en) | 1994-06-28 |
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