JPH0561986A - 輪郭内データ塗りつぶし回路 - Google Patents

Abstract

(57)【要約】 ［目的］ 輪郭データの輪郭内をハードウェアで塗りつ
ぶすことを目的とする。 ［構成］ 輪郭データを１ライン毎に走査し、各ライン
の左端から数えて奇数番目の“１”から次の偶数番目の
“１”までの間の“０”を“１”に置き換える回路を論
理回路にて構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ベクトルデータで与え
られた文字や図形を表示したり印字したりするときにこ
れらの文字や図形の輪郭内をハード的に自動的に塗りつ
ぶす輪郭内データ塗りつぶし回路に関する。

【０００２】

【従来の技術】ワードプロセッサ等で文字を表示したり
印字する場合、文字を縮小，拡大したり回転させるのに
便利なため、近年の多くのワードプロセッサは、文字デ
ータをベクトルフォントで持つようになってきている。
また、図形のデータもベクトルで持つのが普通になって
きている。このベクトルデータを、表示するために画面
の各ドット（画素）に展開した場合、それをそのまま出
力すると、その文字や図形の輪郭のみが表示されること
になる。例えば、「Ａ」というベクトルフォントをビッ
トデータに展開した場合、その輪郭部分のみが「表示」
を示すデータ“１”となり、それ以外は「無表示」の
“０”となる（尚、実際には、展開したとき横１ライン
のデータ“１”が多数連続する箇所は両端のみ“１”と
し中間は“０”となるようにソフトウェアにて展開す
る。このように展開したデータ例を、図９に示す。）。
図９のデータをそのまま表示すると、図１０に示す様に
なる。この様な白抜き文字は見づらいので、通常は、文
字内を塗りつぶしたデータを図１１に示す様に表示させ
る。

【０００３】文字データをベクトルフォントで持ち、表
示あるいは印字するときに輪郭内部を塗りつぶす場合、
従来は、表示する各画素（ドット）が表示対象文字の輪
郭内にくるか輪郭外となるかをソフトウェアにて識別
し、輪郭内部であればそのデータを“０”から“１”に
ソフト的に書き直し、それを表示装置の方に送り、図１
１のように表示するようにしている。以上は、「表示」
について説明したが、「印字」の場合についても同様で
ある。

【０００４】

【発明が解決しようとする課題】文字や図形を表示した
り印字するときに、上述した従来技術のように、各ドッ
トが輪郭内部であるか否かを一々ソフトウェアで識別処
理し輪郭内部のデータを書き直していたのでは、ＣＰＵ
の負担が大きく、また、処理に時間がかかるという問題
がある。

【０００５】本発明の目的は、輪郭のデータが与えられ
たときに輪郭内部のデータを塗りつぶしたデータをハー
ド的に生成し出力装置（表示装置，印字装置等）に出力
する輪郭内データ塗りつぶし回路を提供することにあ
る。

【０００６】

【課題を解決するための手段】上記目的は、表示あるい
は印字するパターンがベクトルで与えられ該ベクトルを
処理装置にてドットパターンに展開した展開パターンを
取り込んで出力装置に出力する回路において、前記展開
パターンの１ライン上の一方の端から奇数番目と偶数番
目の“１”のデータの間に“０”のデータがあるときは
これを“１”に変換し出力装置に出力する論理回路を設
けることで、達成される。

【０００７】

【作用】処理装置側がベクトルで与えられたデータを表
示用，印字用にドットパターンに展開しこの展開パター
ンつまり輪郭データを出力すると、これを取り込んだ輪
郭内データ塗りつぶし回路が、輪郭内の“０”のデータ
を“１”に置き換えて出力するので、処理装置側の塗り
つぶし処理に対する負担はなく、短時間に輪郭内データ
の塗りつぶしが可能となる。

【０００８】

【実施例】以下、本発明の一実施例を図面を参照して説
明する。図１は、本発明の一実施例に係る輪郭内データ
塗りつぶし回路を適用したデータ処理装置の全体構成図
である。このデータ処理装置は、各種演算を行い他の回
路を制御する処理装置（ＣＰＵ）１と、表示装置，プリ
ンタ等の出力装置２と、表示装置に表示する１画面分の
データを格納するイメージメモリ３と、詳細は後述する
輪郭内データ塗りつぶし回路４と、これらを相互に接続
するバス５とで構成されている。

【０００９】図２は、輪郭内データ塗りつぶし回路４の
構成図である。この塗りつぶし回路４は、ＣＰＵ１側か
らバス５に出力された輪郭データを、一ライン毎に取り
込むラッチ回路１０と、ラッチ回路１０が取り込んだデ
ータから輪郭内データ“０”を“１”に置き換えるペイ
ント回路１１と、置き換えた後のデータを一時蓄え、バ
ス５を通して出力装置２に出力する読み出しバッファ１
２とから成る。

【００１０】図３及び図４は図２に示す塗りつぶし回路
４の詳細構成図であり、１図として表示することができ
ないので、２つの図に分けている（図３が左半分を、図
４が右半分を示すものである。）。塗りつぶし回路は、
好適には、一ラインのデータを一度に取り込んで輪郭内
データであるか否かを論理判定し輪郭内データ“０”を
“１”に置き換える構成とすることが好ましいが、本実
施例では、１６ビットのＣＰＵを使用する関係で、一ラ
インのデータを左端から１６ドットづつ取り込んで輪郭
内データを塗りつぶしたデータを生成し出力するように
している。

【００１１】図３のバス５から取り込まれた１６ビット
（各ビットが表示画面の１ドットに対応する。）の輪郭
データは、８ビットづつラッチ回路１０ａ，１０ｂにラ
ッチされる。ラッチ回路１０ａ，１０ｂにラッチされた
１６ビットの輪郭データは、図４のペイント回路１１
ａ，１１ｂ，１１ｃ，１１ｄに送られ、各ペイント回路
１１ａ〜１１ｄで後述するように処理される。ラッチ回
路１１ｅは、１６ビット毎の各境界での連続性を制御す
るために設けたものであり、前回の輪郭データを処理し
て得た１６ビット目の出力信号をｏＤ１５、前回の処理
でのキャリーアウトＣｏ３、前回の輪郭データの１６ビ
ット目の入力信号ｉＤ１５を、夫々ｉｉ０，ｉｉ１，ｉ
ｉ２として出力する。ペイント回路１１ａ〜１１ｄの出
力信号ＯＤ０〜ＯＤ１５は、読み出し用バッファ回路１
２ａ，１２ｂに送られて一時蓄えられ、このバッファ回
路１２ａ，１２ｂの出力信号がバス５を介して出力装置
に送られる。ペイント回路１１ａ〜１１ｄは同一構成で
あり、その詳細回路を図５に示す。このペイント回路
は、８個のオアゲートと、１２個のアンドゲートと、１
３個のノット回路で構成される。

【００１２】次に、上述した構成の輪郭内データ塗りつ
ぶし回路の動作について説明する。例えば図１２の上段
に示す一ライン６４ビットの輪郭データが１６ビットづ
つＣＰＵ側からバス５に出力されたとする。“１”のデ
ータは、左端から２番目，３番目，５番目，８番目，１
３番目，２８番目，３７番目，４５番目，５７番目，６
１番目であり、その他は“０”である。この“０”のデ
ータのうち輪郭内部のデータは、５〜８番目の間，１３
〜２８番目の間，３７〜４５番目の間、５７〜６１番目
の間であり、この部分のデータ“０”を“１”に置き換
えて図１２の最下段データとすることで、塗りつぶしが
できる。２番目と３番目に“１”のデータが連続する
が、この部分は、文字の上端部に当たるため“１”が連
続するのであり、４番目の“０”を挟んで５番目の
“１”が次の線の輪郭の始まりとなる。本実施例は、文
字の上端部で２つの“１”が連続する場合についても対
処するものである。もし、展開パターンが図９に示す様
に、上端部でも必ず“０”を間に挟むようになっている
場合には、連続する２つの“１”について対処する回路
構成は不要となる。

【００１３】本実施例では、最初の１６ビット（図１２
の例で、“０１１０１００１００００１０００”の輪郭
データがコントロール信号ＷＲＩＴＥ−Ｎの立ち上がり
でラッチ回路１０に取り込まれ、後段のペイント回路に
送られる。このラッチ回路に取り込まれた信号ｉＤ０〜
ｉＤ１５のうち、最初の４つの信号ｉＤ０〜ｉＤ３がペ
イント回路１１ｄの入力端ｄ，ｅ，ｆ，ｇに入力され
る。ラッチ回路１１ｅからペイント回路１１ｄに出力さ
れる信号ｉｉ０，ｉｉ１，ｉｉ２は、入力端ａ，ｂ，ｃ
に入力される。

【００１４】ラッチ１１ｅの出力信号ｉｉ０，ｉｉ１，
１１２の初期値はいずれも“０”であり、信号ｉＤ０〜
ｉＤ３は、図１２の例では“０１１０”である。つま
り、図５の入力端子ａ〜ｇに“００００１１０”が入力
する。これにより、ペイント回路１１ｄのＪ端子出力は
“０”，Ｋ端子出力は“１”，Ｌ端子出力は“１”，Ｍ
端子出力は“０”，Ｎ端子出力（キャリー出力）は
“０”となる。このＪ，Ｋ，Ｌ，Ｍ端子出力は夫々０番
目〜３番目までの出力信号ｏＤ０〜ｏＤ３として読み出
し用のバッファ回路１２に送られ、ここに一時蓄えられ
る。

【００１５】ペイント回路１１ｃのｄ，ｅ，ｆ，ｇ入力
端子には、１６ビットの輪郭データ中の次の４つの信号
ｉＤ４，ｉＤ５，ｉＤ６，ｉＤ７（図１２の例では、
“１００１”）が入力される。ａ入力端子には、１ビッ
ト下位の出力データｏＤ３（ペイント回路１１ｄのＭ端
子出力）が入力され、ｂ入力端子にはペイント回路１１
ｄのキャリー出力（Ｎ端子出力）が入力され、ｃ入力端
子には１ビット下位の入力信号ｉＤ３が入力される。こ
のように、ａ〜ｇ入力端子に“０００１００１”が入力
されると、ペイント回路１１ｃのＪ，Ｋ，Ｌ，Ｍ，Ｎ端
子出力は、“１１１１０”となる。つまり、出力信号ｏ
Ｄ４〜ｏＤ７は“１１１１”となり、これがバッファ１
２に送られる。

【００１６】以下、同様にして、ペイント回路１１ｂの
ａ〜ｇ端子への入力信号は“１０１００００”となって
そのＪ〜Ｎ端子出力は“０００００”となり、ペイント
回路１１ａのａ〜ｇ端子への入力信号は“０００１００
０”となってそのＪ〜Ｎ端子出力は“１１１１１”とな
る。このようにして１６ビットの信号処理が終了する
と、バッファ１２に蓄えられた信号ｏＤ０〜ｏＤ１５
“０１１０１１１１００００１１１１”が、コントロー
ル信号ＲＥＡＤ−Ｎの立ち上がりでバス５に出力され、
出力装置に送られる。そして、次の１６ビットの輪郭デ
ータ（図１２の例では、“０００００００００００１０
０００”）がラッチ回路１０にラッチされる。このと
き、ラッチ回路１１ｅの出力（ｉｉ０，ｉｉ１，ｉｉ
２）は（１，１，０）となるので、回路１１ｄのＪ〜Ｎ
端子の出力は“１１１１１”となる。以下、同様の処理
が繰り返され、図１２の最下段の結果が得られる。

【００１７】図６は、前述した塗りつぶし回路を適用し
たデータ処理装置の別実施例の構成図である。本実施例
では、イメージメモリ３とＣＰＵ１との間に塗りつぶし
回路４が介在する構成になっている。この構成では、Ｃ
ＰＵ１が輪郭データをイメージメモリ３に書き込み、イ
メージメモリ３内の輪郭データを出力装置２に出力する
ときに、塗りつぶし回路４がこの輪郭データを取り込ん
で塗りつぶしたデータを作成し、出力装置２に出力する
ようになっている。

【００１８】図７は、上述した塗りつぶし回路とその周
辺回路の詳細図である。図７において、９はコントロー
ル回路、１９はＲＡＭである。また、バッファ２０は、
ＣＰＵのデータバスとＲＡＭ１９との間に設けられ、ペ
イントモード（ＰＭＯＤＥ）信号を受けると、ＣＰＵの
データバスとＲＡＭ１９との接続を遮断するようになっ
ている。ＣＳはＲＡＭ１９のチップセレクト信号、ＯＥ
はアウトプットイネーブル、ＷＥはライトイネーブル、
ＡＳはアドレスストローブ、ＤＳはデータストローブ、
ＲＷはＣＰＵからのリードライト制御信号、ＤＡＣＫは
ＣＰＵに対しデータの受け取り，書き込みが完了したこ
とを示す信号あるいはＣＰＵに対するウェイト信号、Ｐ
ＭＯＤＥは塗りつぶし動作開始制御信号であり、各信号
はコントロール回路９で制御される。

【００１９】ＣＰＵから送られてくる輪郭データは、一
時このＲＡＭ１９に蓄えられる。このＲＡＭ１９内に格
納された輪郭データをＣＰＵが読み出す場合、Ｐモード
信号をコントロール回路９に出力する。これにより、バ
ッファ２０はＲＡＭ１９とデータバスとの接続を遮断す
る。この状態で、ＣＰＵがアドレスバスにてＲＡＭ１９
の番地を指定すると、その番地に格納されている輪郭デ
ータがＲＡＭ１９から読み出されるが、この輪郭データ
は、データバスにそのまま出力されることはなく、塗り
つぶし回路４に送られ、ここで塗りつぶされたデータが
作成され、データバスに出力される。本実施例での塗り
つぶし時間は数百ｎｓ〜１μｓ程度なので、その間、Ｃ
ＰＵをウェイトさせる必要がある。また、塗りつぶした
データはＲＡＭ１９上に保存されず、表示，印字等の出
力優先のスピード回路といえる。図８は、図７とは別の
実施例に係る周辺回路の構成図である。図８において、
バッファ２１は、Ｐモードでオンとなるようになってい
る。通常の場合には、ＣＰＵはこのＲＡＭ１９に対しリ
ード，ライトが可能となっており、ＣＰＵは、先ずこの
ＲＡＭ１９に輪郭データを書き込む。塗りつぶし用の元
データがＲＡＭ１９にセットされたら、ＣＰＵはＰモー
ド信号をセットする。これにより、バッファ２０がオフ
（遮断）、バッファ２１がオン（導通）となる。

【００２０】ＣＰＵがアドレスバスを通してＲＡＭの番
地に対しリード命令を発行する。これにより、当該番地
の輪郭データがＲＡＭ１９からデータバス側に出力され
る。しかし、この輪郭データは、バッファ２０に阻まれ
てＣＰＵのデータバスには出力されず、バッファ２１を
介して塗りつぶし回路４に取り込まれる。塗りつぶし回
路４は、上述した塗りつぶし作業を行い、塗りつぶした
データをバッファ２１を介してＲＡＭ１９側に出力す
る。

【００２１】ＣＰＵは、前記のリード命令発行後一定時
間待ってライト命令を発行し、ＣＰＵのデータバス上の
データをライト命令で指定した番地に書き込もうとする
が、バッファ２０が遮断状態になっているので、このラ
イト命令で書き込まれるのは、塗りつぶし回路４からバ
ッファ２１を通して出力されたデータつまり塗りつぶさ
れたデータとなる。上述したリード・ライト各一動作
で、１ラインまたは１バイトまたは１ワード分のデータ
の塗りつぶしが終了する。後は、必要なライン分だけ同
じ動作が繰り返され、塗りつぶされたデータがＲＡＭ１
９内で完成する。Ｐモードが解除され、バッファ２１が
オフ，バッファ２０がオンとなると、ＲＡＭ１９内の塗
りつぶされたデータが出力装置側に出力される。この実
施例では、ＣＰＵは、Ｐモード信号を出力するだけで、
後は塗りつぶし作業を意識せずに動作し、塗りつぶし回
路４がＣＰＵのＲＡＭ１９に対するリード・ライトのバ
スサイクルを利用して塗りつぶし作業を実行し、塗りつ
ぶしデータが作成される。

【００２２】

【発明の効果】本発明によれば、ハードウェアにて輪郭
データの塗りつぶしが行われるので、データが実際に出
力（表示あるいは印字）されるまで短時間で済み、ま
た、ソフトウェアが簡単となってＣＰＵの負荷が軽減す
るという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例に係る塗りつぶし回路を適用
したデータ処理装置の構成図である。

【図２】図１に示す塗りつぶし回路の構成図である。

【図３】図２に示す塗りつぶし回路の詳細構成図（左半
分）である。

【図４】図２に示す塗りつぶし回路の詳細構成図（右半
分）である。

【図５】図３，図４に示す回路１１ａ〜１１ｄの内部論
理回路である。

【図６】本発明の別実施例のデータ処理装置の構成図で
ある。

【図７】塗りつぶし回路とその周辺回路の接続構成図で
ある。

【図８】塗りつぶし回路とその周辺回路の別の接続構成
図である。

【図９】記号Ａの輪郭データである。

【図１０】図９の輪郭データの印字例を示す図である。

【図１１】図１０の輪郭データを塗りつぶしたデータの
印字例を示す図である。

【図１２】塗りつぶし回路の塗りつぶし作業の説明図で
ある。

【符号の説明】

１…処理装置、２…出力装置、３…イメージメモリ、４
…塗りつぶし回路、５…バス、９…コントロール回路、
１０…ラッチ回路、１１…ペイント回路、１２…読出用
バッファ回路、２０，２１…バッファ回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 表示あるいは印字するパターンがベクト
   ルデータとして与えられ該ベクトルを処理装置にてドッ
   トパターンに展開した展開パターンを取り込んで出力装
   置に出力する回路において、前記展開パターンの１ライ
   ン上の一方の端から奇数番目と偶数番目の“１”のデー
   タの間に“０”のデータがあるときはこれを“１”に変
   換し出力装置に出力する論理回路を備えることを特徴と
   する輪郭内データ塗りつぶし回路。