JPH0561807B2 - - Google Patents
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- JPH0561807B2 JPH0561807B2 JP62019386A JP1938687A JPH0561807B2 JP H0561807 B2 JPH0561807 B2 JP H0561807B2 JP 62019386 A JP62019386 A JP 62019386A JP 1938687 A JP1938687 A JP 1938687A JP H0561807 B2 JPH0561807 B2 JP H0561807B2
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- fetq
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- 230000004907 flux Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/689—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors with galvanic isolation between the control circuit and the output circuit
- H03K17/691—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors with galvanic isolation between the control circuit and the output circuit using transformer coupling
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/0412—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/04123—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dc-Dc Converters (AREA)
- Electronic Switches (AREA)
- Power Conversion In General (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、スイツチングレギユレータやDC／
DCコンバータ等において使用されるプリドライ
ブ回路に関する。
DCコンバータ等において使用されるプリドライ
ブ回路に関する。
（従来の技術）
パルストランスを介してスイツチングトランジ
スタとしてのMOS型電界効果パワートランジス
タ（パワーFET）のオンオフ制御をするプリド
ライブ回路には、従来から第３図に示すように、
パルストランスＴの２次側は直接パワーFETQ1
のゲート、ソースに接続されており、パルストラ
ンスＴの１次側に接続されているドライブトラン
ジスタQ2を使つてパワーFETQ1をオンオフ制御
するものが使用されている。このようなプリドラ
イブ回路に使用されるパワーFETは、制御する
電流も大きく従つてゲートから見た静電容量（入
力容量）も当然大きいものとなる。
スタとしてのMOS型電界効果パワートランジス
タ（パワーFET）のオンオフ制御をするプリド
ライブ回路には、従来から第３図に示すように、
パルストランスＴの２次側は直接パワーFETQ1
のゲート、ソースに接続されており、パルストラ
ンスＴの１次側に接続されているドライブトラン
ジスタQ2を使つてパワーFETQ1をオンオフ制御
するものが使用されている。このようなプリドラ
イブ回路に使用されるパワーFETは、制御する
電流も大きく従つてゲートから見た静電容量（入
力容量）も当然大きいものとなる。
第３図においてスイツチング回路１は、電源
PSから負荷Ｌに供給される電流をパワーFETQ1
によりオンオフ制御するものであり、プリドライ
ブ回路２と接続される。スイツチングトランジス
タQ2をオンすると、実線で示す極性の電圧によ
りパワーFETQ1のゲートが正側に充電され、該
パワーFETQ1はオン状態となる。またパワー
FETQ1をオフさせるためにスイツチングトラン
ジスタQ2をオフすると、パワーFETQ1のゲート
に充電されている電荷はパルストランスＴの２次
コイルに破線で示す電流IEとなつて放電され、さ
らに負側に充電されてパワーFETQ1はオフ状態
となる。なお、ZD1及びZD2はパワーFETQ1の
ゲートを、該ゲートに印加される電圧が過大とな
らないように制限し保護するためのツエナーダイ
オードである。
PSから負荷Ｌに供給される電流をパワーFETQ1
によりオンオフ制御するものであり、プリドライ
ブ回路２と接続される。スイツチングトランジス
タQ2をオンすると、実線で示す極性の電圧によ
りパワーFETQ1のゲートが正側に充電され、該
パワーFETQ1はオン状態となる。またパワー
FETQ1をオフさせるためにスイツチングトラン
ジスタQ2をオフすると、パワーFETQ1のゲート
に充電されている電荷はパルストランスＴの２次
コイルに破線で示す電流IEとなつて放電され、さ
らに負側に充電されてパワーFETQ1はオフ状態
となる。なお、ZD1及びZD2はパワーFETQ1の
ゲートを、該ゲートに印加される電圧が過大とな
らないように制限し保護するためのツエナーダイ
オードである。
（発明が解決しようとする問題点）
上述のような従来のプリドライブ回路では、パ
ワーFETQ1をオンした後にオフするときは、パ
ルストランスＴの磁束を初期値にリセツトしさら
に前記パワーFETQ1をオフするに必要な負側の
電圧までゲートを充電する必要がある。このた
め、パルストランスＴの２次コイルs1・パワー
FETQ1のソース・ゲートの経路を流れる電流IE
は、パワーFETQ1の入力容量が大きく、パワー
FETQ1がオンからオフとなるときの経過時間が
短く、ゲート電圧の時間当りの変化が大きい程、
大きくなくてはならない。従つてパルストランス
Ｔの磁芯はそれだけ大型のものが必要となる。
ワーFETQ1をオンした後にオフするときは、パ
ルストランスＴの磁束を初期値にリセツトしさら
に前記パワーFETQ1をオフするに必要な負側の
電圧までゲートを充電する必要がある。このた
め、パルストランスＴの２次コイルs1・パワー
FETQ1のソース・ゲートの経路を流れる電流IE
は、パワーFETQ1の入力容量が大きく、パワー
FETQ1がオンからオフとなるときの経過時間が
短く、ゲート電圧の時間当りの変化が大きい程、
大きくなくてはならない。従つてパルストランス
Ｔの磁芯はそれだけ大型のものが必要となる。
パワーFETQ1のゲートに充電されたエネルギ
ーは結局損失となるため、前記ゲートをパワー
FETQ1をオフとする負電圧を超えて不必要な電
圧領域まで充電することは意味がなく駆動電力を
増加させるのみで駆動電力効率を低下させる。
ーは結局損失となるため、前記ゲートをパワー
FETQ1をオフとする負電圧を超えて不必要な電
圧領域まで充電することは意味がなく駆動電力を
増加させるのみで駆動電力効率を低下させる。
上述のように、次の駆動サイクルのためには急
速にパルストランスＴの磁束を初期値へリセツト
する必要があるが、パワーFETQ1のゲートは前
述のように充電されて、かつパルストランスＴの
２次側に直結されているため、この充電による電
荷を放電する時間が必要であり、該パルストラン
スＴの磁束は急速に初期値へリセツトすることが
できない。このため高速スイツチングを行わせる
場合は、上述の電荷を放電させる時間遅れがあ
り、このため正常な動作ができない。
速にパルストランスＴの磁束を初期値へリセツト
する必要があるが、パワーFETQ1のゲートは前
述のように充電されて、かつパルストランスＴの
２次側に直結されているため、この充電による電
荷を放電する時間が必要であり、該パルストラン
スＴの磁束は急速に初期値へリセツトすることが
できない。このため高速スイツチングを行わせる
場合は、上述の電荷を放電させる時間遅れがあ
り、このため正常な動作ができない。
本発明は、以上のような点に鑑みてなされたも
ので、パルストランスを介してパワーFETのオ
ンオフ制御をするプリドライブ回路において、パ
ワーFETのゲート入力容量に充電される電荷の
影響を軽減することにより低い駆動電力で動作
し、高速スイツチング時の性能の低下を防止した
プリドライブ回路を提供することを目的としてい
る。
ので、パルストランスを介してパワーFETのオ
ンオフ制御をするプリドライブ回路において、パ
ワーFETのゲート入力容量に充電される電荷の
影響を軽減することにより低い駆動電力で動作
し、高速スイツチング時の性能の低下を防止した
プリドライブ回路を提供することを目的としてい
る。
（問題点を解決するための手段）
上述の発明の目的を達成するために本発明は、
パルストランスを介してMOS型電界効果トラン
ジスタ（パワーFET）のオンオフ制御をするプ
リドライブ回路において、前記パルストランスの
１次側に設けられた１次コイルに流れる１次電流
をオンオフする第２の制御回路と、該第２の制御
回路が１次電流をオフした時パルストランスに残
留する磁気エネルギを放出する回路と、上記パル
ストランスの２次側とパワーFETのゲート回路
間の接続回路の途中に挿入され、該パワーFET
がオンとなるゲート電圧を生じさせる方向にゲー
ト電流を通過させるダイオードと、上記ダイオー
ドと並列に接続され、該パワーFETがオンの状
態で該パワーFETがオフとなるゲート電圧を生
じさせる方向にゲート電流を流し、ゲート電圧が
所定値まで降下した時ゲート電流を遮断する第１
の制御回路と、を具備することを特徴とするプリ
ドライブ回路を提供する。
パルストランスを介してMOS型電界効果トラン
ジスタ（パワーFET）のオンオフ制御をするプ
リドライブ回路において、前記パルストランスの
１次側に設けられた１次コイルに流れる１次電流
をオンオフする第２の制御回路と、該第２の制御
回路が１次電流をオフした時パルストランスに残
留する磁気エネルギを放出する回路と、上記パル
ストランスの２次側とパワーFETのゲート回路
間の接続回路の途中に挿入され、該パワーFET
がオンとなるゲート電圧を生じさせる方向にゲー
ト電流を通過させるダイオードと、上記ダイオー
ドと並列に接続され、該パワーFETがオンの状
態で該パワーFETがオフとなるゲート電圧を生
じさせる方向にゲート電流を流し、ゲート電圧が
所定値まで降下した時ゲート電流を遮断する第１
の制御回路と、を具備することを特徴とするプリ
ドライブ回路を提供する。
（作用）
本発明では、パワーFETをオン状態からオフ
状態とするとき、前記パワーFETのゲート、ソ
ース間の電圧が設定値を超えて負側のときは、第
１の制御回路によつて前記パワーFETとパルス
トランスの２次側とを切離してゲートを不必要な
電圧領域まで電荷を放電させることを防止する。
状態とするとき、前記パワーFETのゲート、ソ
ース間の電圧が設定値を超えて負側のときは、第
１の制御回路によつて前記パワーFETとパルス
トランスの２次側とを切離してゲートを不必要な
電圧領域まで電荷を放電させることを防止する。
（実施例）
次に本発明の実施例について図面を参照して説
明する。
明する。
第１図は、本発明の第１の実施例を示すプリド
ライブ回路である。このプリドライブ回路２によ
つて駆動されるべきスイツチング回路１は、図で
は簡略化して示しているが、パワーFETQ1等を
備え、このパワーFETQ1がプリドライブ回路か
らの制御信号によつてオンまたはオフされる。こ
のパワーFETQ1のソース端子は、第１の制御回
路を構成しているMOS型電界効果トランジスタ
（FET）Q3のソース端子に接続される。この
FETQ3のドレイン端子はパルストランスＴの２
次コイルS1の一端に接続され、他端は電流制限用
の抵抗R1を介してパワーFETQ1のゲート端子に
接続されるとともに、ツエナーダイオードZD3を
介して前記FETQ3のゲート端子に接続されてい
る。また、FETQ3のソース、ドレイン端子間に
はソースからドレインに向つて導通方向となるよ
うにダイオードD1が接続されている。パルスト
ランスＴの１次側には、ダイオードD2とツエナ
ーダイオードZD4との直列回路が並列に接続され
ている。そして電源V1からパルストランスＴの
１次コイルP1を介してドライブトランジスタQ2
のコレクタに接続されており、エミツタは接地さ
れている。ドライブトランジスタQ2のベースに
は制御信号Siが入力されるように回転構成されて
いる。
ライブ回路である。このプリドライブ回路２によ
つて駆動されるべきスイツチング回路１は、図で
は簡略化して示しているが、パワーFETQ1等を
備え、このパワーFETQ1がプリドライブ回路か
らの制御信号によつてオンまたはオフされる。こ
のパワーFETQ1のソース端子は、第１の制御回
路を構成しているMOS型電界効果トランジスタ
（FET）Q3のソース端子に接続される。この
FETQ3のドレイン端子はパルストランスＴの２
次コイルS1の一端に接続され、他端は電流制限用
の抵抗R1を介してパワーFETQ1のゲート端子に
接続されるとともに、ツエナーダイオードZD3を
介して前記FETQ3のゲート端子に接続されてい
る。また、FETQ3のソース、ドレイン端子間に
はソースからドレインに向つて導通方向となるよ
うにダイオードD1が接続されている。パルスト
ランスＴの１次側には、ダイオードD2とツエナ
ーダイオードZD4との直列回路が並列に接続され
ている。そして電源V1からパルストランスＴの
１次コイルP1を介してドライブトランジスタQ2
のコレクタに接続されており、エミツタは接地さ
れている。ドライブトランジスタQ2のベースに
は制御信号Siが入力されるように回転構成されて
いる。
パワーFETQ1をオンさせるためドライブトラ
ンジスタをオンさせると、パルストランスＴの２
次コイルS1には第１図に実線で示す矢印方向の極
性の電圧が生じ、この電圧により電流制限用抵抗
R1及び第１の制御回路のFETQ3のドレイン・ソ
ース間に設けたダイオードD1を介してパワー
FETQ1のゲートが充電され、パワーFETQ1はオ
ン状態となる。次にパワーFETQ1をこのオン状
態からオフ状態とするためドライブトランジスタ
Q2をオフにすると、パワーFETQ1のゲートに充
電されている電荷は、電流制限用抵抗R1・パル
ストランスＴの２次コイルS1・第１の制御回路の
FETQ3・パワーFETQ1の経路で流れ、パワー
FETQ1のゲートに充電された電荷は引抜かれて
ゲート電圧は低下する。このゲート電圧が０ボル
トに近い値になると、パワーFETQ1はオフ状態
となる。さらにゲート電圧が低下し負側となりツ
エナーダイオードZD3のツエナー電圧で定まる設
定電圧を超えて負側になるとツエナーダイオード
ZD3を介して第１の制御回路のFETQ3のゲート
の電荷が引き抜かれてQ3のゲート・ソース間の
電圧が約０ボルトとなつてFETQ3が遮断状態と
なり、電流IEの経路は遮断される。従つてパワー
FETQ1のゲート電圧はこれ以上負側に増大する
ことはない。さらに負側に増大するパルストラン
スＴの出力電圧はパルストランスＴの１次側に並
列に接続されたダイオードD2とツエナーダイオ
ードZD4との回路に印加されて、パルストランス
Ｔのコアに残留している磁気エネルギーを放出す
る。磁気エネルギーを放出しおわるとパルストラ
ンスＴの磁束は初期値にリセツトされ、端子電圧
は急速に０ボルトとなる。電流制限用抵抗R1は、
パワーFETQ1のゲートへ流入あるいは流出する
電流を制限することにより、不必要な程高速のス
イツチング動作を制限してノイズあるいはサージ
電圧の発生をおさえる役目をはたす。
ンジスタをオンさせると、パルストランスＴの２
次コイルS1には第１図に実線で示す矢印方向の極
性の電圧が生じ、この電圧により電流制限用抵抗
R1及び第１の制御回路のFETQ3のドレイン・ソ
ース間に設けたダイオードD1を介してパワー
FETQ1のゲートが充電され、パワーFETQ1はオ
ン状態となる。次にパワーFETQ1をこのオン状
態からオフ状態とするためドライブトランジスタ
Q2をオフにすると、パワーFETQ1のゲートに充
電されている電荷は、電流制限用抵抗R1・パル
ストランスＴの２次コイルS1・第１の制御回路の
FETQ3・パワーFETQ1の経路で流れ、パワー
FETQ1のゲートに充電された電荷は引抜かれて
ゲート電圧は低下する。このゲート電圧が０ボル
トに近い値になると、パワーFETQ1はオフ状態
となる。さらにゲート電圧が低下し負側となりツ
エナーダイオードZD3のツエナー電圧で定まる設
定電圧を超えて負側になるとツエナーダイオード
ZD3を介して第１の制御回路のFETQ3のゲート
の電荷が引き抜かれてQ3のゲート・ソース間の
電圧が約０ボルトとなつてFETQ3が遮断状態と
なり、電流IEの経路は遮断される。従つてパワー
FETQ1のゲート電圧はこれ以上負側に増大する
ことはない。さらに負側に増大するパルストラン
スＴの出力電圧はパルストランスＴの１次側に並
列に接続されたダイオードD2とツエナーダイオ
ードZD4との回路に印加されて、パルストランス
Ｔのコアに残留している磁気エネルギーを放出す
る。磁気エネルギーを放出しおわるとパルストラ
ンスＴの磁束は初期値にリセツトされ、端子電圧
は急速に０ボルトとなる。電流制限用抵抗R1は、
パワーFETQ1のゲートへ流入あるいは流出する
電流を制限することにより、不必要な程高速のス
イツチング動作を制限してノイズあるいはサージ
電圧の発生をおさえる役目をはたす。
以上説明したように上述の実施例では、スイツ
チングトランジスタのパワーFETQ1をオンさせ
た後にオフさせようとして、ドライブトランジス
タQ2をオンの後オフさせるとき、パワーFETQ1
のゲートが不必要な電圧領域まで電荷を放電させ
ないように第１の制御回路を作動させる。さらに
パルストランスＴの１次側に設けたダイオード
D2、ツエナーダイオードZD4の回路により、次
の駆動サイクルに対してパルストランスＴの磁束
が急速に初期値にリセツトされる。
チングトランジスタのパワーFETQ1をオンさせ
た後にオフさせようとして、ドライブトランジス
タQ2をオンの後オフさせるとき、パワーFETQ1
のゲートが不必要な電圧領域まで電荷を放電させ
ないように第１の制御回路を作動させる。さらに
パルストランスＴの１次側に設けたダイオード
D2、ツエナーダイオードZD4の回路により、次
の駆動サイクルに対してパルストランスＴの磁束
が急速に初期値にリセツトされる。
次に、第２図は第２の実施例を示す回路図であ
り、第２の実施例について説明すると、ここでは
パルストランスＴが第２の１次コイルP2を有し、
ここに第２の制御回路を備えている点が異なつて
おり、他の回路は全く第１の実施例と同一であ
る。これらの部分は第１図、第２図において同符
号をもつて表示してあり、説明を省略する。
り、第２の実施例について説明すると、ここでは
パルストランスＴが第２の１次コイルP2を有し、
ここに第２の制御回路を備えている点が異なつて
おり、他の回路は全く第１の実施例と同一であ
る。これらの部分は第１図、第２図において同符
号をもつて表示してあり、説明を省略する。
第２図において、パルストランスＴには第２の
１次コイルP2が設けてあり、該コイルP2の一端
は第２の制御回路のFETQ4のドレイン端子に接
続され、FETQ4のソースは接地されており、ゲ
ートは後述する入力信号−Siが入力されている。
前記第２の１次コイルP2の他端はダイオードD3
を介して前記FETQ4のソースに接地されると同
時に接地されている。また前記パルストランスＴ
の第２の１次コイルP2の他端はダイオードD2を
介して電源V1に接続されている。ドライブトラ
ンジスタQ2のベースと、前記第２の制御回路の
FETQ4のゲートには互いに逆相の信号Siと−Si
とを供給する制御回路３の信号出力トランジスタ
Q5が接続されるとともに、トランジスタQ2のベ
ースにはベース抵抗R2が接続され、FETQ4のゲ
ートには抵抗R3が接続されている。
１次コイルP2が設けてあり、該コイルP2の一端
は第２の制御回路のFETQ4のドレイン端子に接
続され、FETQ4のソースは接地されており、ゲ
ートは後述する入力信号−Siが入力されている。
前記第２の１次コイルP2の他端はダイオードD3
を介して前記FETQ4のソースに接地されると同
時に接地されている。また前記パルストランスＴ
の第２の１次コイルP2の他端はダイオードD2を
介して電源V1に接続されている。ドライブトラ
ンジスタQ2のベースと、前記第２の制御回路の
FETQ4のゲートには互いに逆相の信号Siと−Si
とを供給する制御回路３の信号出力トランジスタ
Q5が接続されるとともに、トランジスタQ2のベ
ースにはベース抵抗R2が接続され、FETQ4のゲ
ートには抵抗R3が接続されている。
以上のような第２の実施例の回路では、スイツ
チングトランジスタのパワーFETQ1をドライブ
トランジスタQ2によりオンさせた後オフさせる
とき、ドライブトランジスタQ2がオフとなると
同時に第２の制御回路のFETQ4がオンとなる。
このFETQ4がオン状態となると、パルストラン
スＴの第２の１次コイルP2は、ダイオードD3・
第２の制御回路の経路に電流を流すことにより、
パルストランスＴの端子電圧を急速に０ボルトと
する。以上の動作によりパワーFETQ1のゲート
に充電されている電荷は引抜かれてゲート電圧は
急速に０ボルトとなり、パワーFETQ1はオフ状
態となる。これ以後、FETQ3が遮断状態となる
までの動作は、第１の実施例の場合と同じであ
る。FETQ3が遮断状態となつた後、さらに負側
に増大するパルストランスＴの出力電圧は、ダイ
オードD2・D4を介して電源V1にクランプされる。
これ以後、第１の実施例の場合と同様に、磁気エ
ネルギーを放出しおわるとパルストランスＴの磁
束は初期値にリセツトされ次の駆動サイクルに備
えることができる。
チングトランジスタのパワーFETQ1をドライブ
トランジスタQ2によりオンさせた後オフさせる
とき、ドライブトランジスタQ2がオフとなると
同時に第２の制御回路のFETQ4がオンとなる。
このFETQ4がオン状態となると、パルストラン
スＴの第２の１次コイルP2は、ダイオードD3・
第２の制御回路の経路に電流を流すことにより、
パルストランスＴの端子電圧を急速に０ボルトと
する。以上の動作によりパワーFETQ1のゲート
に充電されている電荷は引抜かれてゲート電圧は
急速に０ボルトとなり、パワーFETQ1はオフ状
態となる。これ以後、FETQ3が遮断状態となる
までの動作は、第１の実施例の場合と同じであ
る。FETQ3が遮断状態となつた後、さらに負側
に増大するパルストランスＴの出力電圧は、ダイ
オードD2・D4を介して電源V1にクランプされる。
これ以後、第１の実施例の場合と同様に、磁気エ
ネルギーを放出しおわるとパルストランスＴの磁
束は初期値にリセツトされ次の駆動サイクルに備
えることができる。
以上本発明による２つの実施例について説明し
たが、本発明の精神から逸れないかぎりにおい
て、種々の異なる実施例は容易に構成できるか
ら、本発明は前記特許請求の範囲において記載し
た限定以外、特定の実施例に制約されるものでは
ない。
たが、本発明の精神から逸れないかぎりにおい
て、種々の異なる実施例は容易に構成できるか
ら、本発明は前記特許請求の範囲において記載し
た限定以外、特定の実施例に制約されるものでは
ない。
（発明の効果）
本発明によれば、パルストランスの１次側には
１次コイルに流れる１次電流をオンオフする第２
の制御回路を設けるとともに該第２の制御回路が
１次電流をオフした時パルストランスに残留する
磁気エネルギを放出する回路を設け、パルストラ
ンスの２次コイルの一方向に電圧が生じた時に
MOS型電界効果トランジスタのゲートに電圧を
印加するダイオードとパルストランスの２次コイ
ルの他方向に電圧が生じた時にMOS型電界トラ
ンジスタのゲートの電荷を放電させるとともに該
電荷が所定値迄放電した時に該放電を中止させる
第１の制御回路を有するので、MOS型電界効果
トランジスタをドライブするための電力を減少さ
せることができ、このためパルストランスの大き
さを従来のものと比較して小さくすることができ
る。
１次コイルに流れる１次電流をオンオフする第２
の制御回路を設けるとともに該第２の制御回路が
１次電流をオフした時パルストランスに残留する
磁気エネルギを放出する回路を設け、パルストラ
ンスの２次コイルの一方向に電圧が生じた時に
MOS型電界効果トランジスタのゲートに電圧を
印加するダイオードとパルストランスの２次コイ
ルの他方向に電圧が生じた時にMOS型電界トラ
ンジスタのゲートの電荷を放電させるとともに該
電荷が所定値迄放電した時に該放電を中止させる
第１の制御回路を有するので、MOS型電界効果
トランジスタをドライブするための電力を減少さ
せることができ、このためパルストランスの大き
さを従来のものと比較して小さくすることができ
る。
第１図は本発明の第１の実施例を示すプリドラ
イブ回路図および周辺回路の回路図、第２図は本
発明による第２の実施例を示す回路図、第３図は
従来のプリドライブ回路の構成を示す回路図であ
る。 Ｔ……パルストランス、Q1……スイツチング
トランジスタ（パワーFET）、Q2……ドライブト
ランジスタ、Q3……第１の制御回路のFET、Q4
……第２の制御回路のFET、Q5……信号出力用
トランジスタ。
イブ回路図および周辺回路の回路図、第２図は本
発明による第２の実施例を示す回路図、第３図は
従来のプリドライブ回路の構成を示す回路図であ
る。 Ｔ……パルストランス、Q1……スイツチング
トランジスタ（パワーFET）、Q2……ドライブト
ランジスタ、Q3……第１の制御回路のFET、Q4
……第２の制御回路のFET、Q5……信号出力用
トランジスタ。
Claims (1)
- 【特許請求の範囲】 １ パルストランスを介してMOS型電界効果ト
ランジスタのオンオフ制御をするプリドライブ回
路において、 前記パルストランスの１次側に設けられた１次
コイルに流れる１次電流をオンオフする第２の制
御回路と、 該第２の制御回路が１次電流をオフした時パル
ストランスに残留する磁気エネルギを放出する回
路と、 上記パルストランスの２次側と本プリドライブ
回路によつて制御される被制御用のパワーFET
のゲート回路間の接続回路の途中に挿入され、該
パワーFETがオンとなる方向にゲート電流を通
過させるダイオードと、 上記ダイオードと並列に接続され、該パワー
FETがオンの状態で該パワーFETがオフとなる
方向にゲート電流を流し、ゲート電圧が所定値ま
で降下した時ゲート電流を遮断する第１の制御回
路と、 を具備することを特徴とするプリドライブ回路。
Priority Applications (5)
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|---|---|---|---|
| JP62019386A JPS63187724A (ja) | 1987-01-29 | 1987-01-29 | プリドライブ回路 |
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Applications Claiming Priority (1)
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| JP62019386A JPS63187724A (ja) | 1987-01-29 | 1987-01-29 | プリドライブ回路 |
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| JPS63187724A JPS63187724A (ja) | 1988-08-03 |
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| US5055722A (en) * | 1989-12-20 | 1991-10-08 | Sundstrand Corporation | Gate drive for insulated gate device |
| US5177374A (en) * | 1990-10-03 | 1993-01-05 | International Business Machines Corporation | Current mode gate drive for power mos transistors |
| US5304863A (en) * | 1991-08-30 | 1994-04-19 | Hughes Aircraft Company | Transformer driver having unlimited duty cycle capability by inserting narrow pulses during unlimited duty cycles |
| JP2956319B2 (ja) * | 1991-11-07 | 1999-10-04 | 富士電機株式会社 | 電圧駆動形スイッチング素子の逆バイアス制御回路 |
| US5550412A (en) * | 1994-09-12 | 1996-08-27 | United Technologies Corporation | Isolated MOSFET gate drive |
| DE29620919U1 (de) * | 1996-12-02 | 1998-01-15 | Siemens AG, 80333 München | Schaltungsanordnung zur genauen Erfassung eines aus getakteten elektrischen Eingangsgrößen abgeleiteten Gleichstromes |
| US5786687A (en) * | 1996-12-03 | 1998-07-28 | Compaq Computer Corporation | Transformer-isolated pulse drive circuit |
| US5900683A (en) * | 1997-12-23 | 1999-05-04 | Ford Global Technologies, Inc. | Isolated gate driver for power switching device and method for carrying out same |
| US5963078A (en) * | 1998-01-26 | 1999-10-05 | Peco Ii, Inc. | Transformer coupled FET drive circuit |
| US6204700B1 (en) * | 1999-04-13 | 2001-03-20 | Delphi Technologies, Inc. | Predriver circuit for controlling a power drive circuit |
| US6239988B1 (en) * | 1999-06-09 | 2001-05-29 | Siemens Medical Systems, Inc. | Current sourced gate driver for fast thyristors |
| US6900557B1 (en) * | 2000-01-10 | 2005-05-31 | Diversified Technologies, Inc. | High power modulator |
| JP3494154B2 (ja) * | 2001-03-12 | 2004-02-03 | 日産自動車株式会社 | パワートランジスタの駆動用電源回路 |
| US20090167412A1 (en) * | 2007-12-17 | 2009-07-02 | Lawson Labs, Inc. | Gate-charge retaining switch |
| JP5310758B2 (ja) * | 2011-02-15 | 2013-10-09 | 株式会社デンソー | 半導体スイッチング素子の駆動回路 |
| KR20160148355A (ko) * | 2015-06-16 | 2016-12-26 | 주식회사 엘지화학 | 변압 릴레이 및 이를 이용한 배터리 전압 측정 시스템 |
| US9966837B1 (en) | 2016-07-08 | 2018-05-08 | Vpt, Inc. | Power converter with circuits for providing gate driving |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4871958A (ja) * | 1971-12-28 | 1973-09-28 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3566158A (en) * | 1968-08-07 | 1971-02-23 | Nasa | Transistor drive regulator |
| DE2311340C2 (de) * | 1973-03-07 | 1974-04-04 | Claude 8000 Muenchen Frantz | Schaltung zur Verkürzung der Einschaltzeit von induktiven Verbrauchern |
| US4052623A (en) * | 1976-08-10 | 1977-10-04 | General Electric Company | Isolated semiconductor gate control circuit |
| EP0053709B1 (de) * | 1980-12-04 | 1985-03-06 | Siemens Aktiengesellschaft | Schaltungsanordnung zum Ansteuern mindestens eines Leistungs-FET |
| US4423341A (en) * | 1981-01-02 | 1983-12-27 | Sperry Corporation | Fast switching field effect transistor driver circuit |
| JPS586440U (ja) * | 1981-07-03 | 1983-01-17 | ボルテツク株式会社 | Ｍｏｓｆｅｔ駆動回路 |
| GB2109184B (en) * | 1981-10-22 | 1984-11-07 | Ferranti Ltd | Controlling conduction of semiconductor device |
| US4554462A (en) * | 1982-03-16 | 1985-11-19 | Fanuc Limited | Non-polarized contactless relay |
| US4511815A (en) * | 1983-08-15 | 1985-04-16 | International Rectifier Corporation | Transformer-isolated power MOSFET driver circuit |
| JPS6169211A (ja) * | 1984-09-12 | 1986-04-09 | Tdk Corp | 電界効果トランジスタ駆動回路 |
| JPS61177815A (ja) * | 1985-02-01 | 1986-08-09 | Fuji Electric Co Ltd | 半導体スイツチ素子の駆動回路 |
| JPS61224725A (ja) * | 1985-03-29 | 1986-10-06 | Shindengen Electric Mfg Co Ltd | スイツチング素子の駆動回路 |
| JPH06116620A (ja) * | 1992-10-01 | 1994-04-26 | Nippon Steel Corp | 出鋼脱炭法及びその転炉 |
-
1987
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-
1988
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Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4871958A (ja) * | 1971-12-28 | 1973-09-28 |
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| DE3889019T2 (de) | 1994-07-21 |
| EP0299088B1 (en) | 1994-04-13 |
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