JPH04355664A - 半導体素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体素子、特にスイ
ッチング電源に用いられるスイッチング素子に関するも
のである。

【０００２】

【従来の技術】スイッチング電源のスイッチング素子に
はその性格上入出力端子間に大電圧がかかり大電流が流
れるので、過大電流による素子の破損を防止するために
過電流保護回路が設けられている。具体的な手段として
は素子の出力端子に抵抗値の小さな抵抗を挿入して電流
を電圧として検出し、過電流が流れた場合にトランジス
タをＯＮさせてスイッチング素子の制御端子をグラウン
ドレベルに引き下げ、強制的に素子をＯＦＦさせること
により、素子を保護しようとするものである。

【０００３】以下図面を参照しながら従来の電源回路の
一例について説明する。図４に従来のスイッチング素子
を使用した電源回路の一例として、１次側回生制御方式
電源の回路構成図を示す。図４において、１は電源電圧
の入力端子、２は入力端子１に接続されて電源電圧を平
滑するコンデンサ、３は入力端子１に１次巻線４の一端
が接続されたスイッチングトランス、５はスイッチング
トランス３のローサイド側バイアス巻線である。６はロ
ーサイド側スイッチング素子である電界効果型トランジ
スタ（パワーＭＯＳ　　ＦＥＴで、以下ＦＥＴと略す）
、７はＦＥＴ６のゲート抵抗、８はＦＥＴ６に寄生的に
内蔵されているボディダイオード、９はローサイド側バ
イアス巻線５に接続されて、ＦＥＴ６を決められたオン
期間でオン動作させ、ＦＥＴ６のオフ期間をローサイド
側バイアス巻線５の誘起電圧の極性が反転するまで持続
させるようにオフ動作させ、このオン・オフの繰り返し
により発振を続ける同期発振回路、１０はＦＥＴ６に流
れる電流を電圧として検出する抵抗、１１は抵抗１０の
電圧によりオンし、ＦＥＴ６のゲート電圧をグラウンド
レベルに引き下げることによりＦＥＴ６をオフし、ＦＥ
Ｔ６を保護する過電流保護トランジスタ、１２は過電流
保護トランジスタ１１のベース抵抗である。

【０００４】１３はローサイド側バイアス巻線５と逆方
向に巻かれているハイサイド側バイアス巻線、１４は入
力端子１に接線された回生エネルギー蓄積用コンデンサ
、１５はエネルギー蓄積用コンデンサ１４の他端に接続
されたハイサイド側スイッチング素子であるＦＥＴ、１
６はＦＥＴ１５のゲート抵抗、１７はＦＥＴ１５に寄生
的に内蔵されているボディダイオード、１８はハイサイ
ド側バイアス巻線１３に接続されて、ＦＥＴ１５を決め
られたオン期間でオン動作させ、ＦＥＴ１５のオフ期間
をハイサイド側バイアス巻線１３の誘起電圧の極性が反
転するまで持続させるようにオフ動作させ、このオン・
オフの繰り返しにより発振を続ける同期発振回路、１９
はＦＥＴ１５に流れる電流を電圧として検出する抵抗、
２０は抵抗１９の電圧によりオンし、ＦＥＴ１５のゲー
ト電圧をグラウンドレベルに引き下げることによりＦＥ
Ｔ１５をオフし、ＦＥＴ１５を保護する過電流保護トラ
ンジスタ、２１は過電流保護トランジスタ２０のベース
抵抗である。

【０００５】２２はスイッチングトランス３の２次巻線
、２３は２次側整流ダイオード、２４は平滑コンデンサ
、２５は２次側電源出力、２６は２次側電源出力２５の
電圧を監視し、電圧変動の情報を同期発振回路９にフィ
ードバックする電圧検出回路、２７は電圧検出回路２６
が発生した電圧変動の情報を同期発振回路９に伝えるフ
ォトカプラである。

【０００６】上記構成において、ＦＥＴ１５のドレイン
は回生エネルギー蓄積用コンデンサ１４を介して１次巻
線４のホット側に接続され、ＦＥＴ１５のソースは電流
検出抵抗１９を介して１次巻線４とハイサイド側バイア
ス巻線１３のグランド側に接続され、一方、ＦＥＴ６の
ドレインは１次巻線４のグランド側に接続され、ＦＥＴ
６のソースは電流検出抵抗１０を介してローサイド側バ
イアス巻線５のグランド側に接続され、かつこのグラン
ド側は平滑コンデンサ２のグランド側に接続される構造
になっている。

【０００７】次に図５を参照しながらその動作説明を行
う。図５において、（ａ）は同期発振回路９のＦＥＴ駆
動パルス電圧ＶＧＳ１　の波形図、（ｂ）はＦＥＴ６を
流れる電流ＩＤ１の波形図でドレインからソースに流れ
る方向を正としている。（ｃ）はＦＥＴ６の両端電圧Ｖ
ＤＳ１　の波形図、（ｄ）は過電流保護トランジスタ１
１のベース電圧ＶＢＥ１　の波形図、（ｅ）はハイサイ
ド側バイアス巻線１３の両端電圧ＶＨＩの波形図、（ｆ
）は同期発振回路１８のＦＥＴ駆動パルス電圧ＶＧＳ２
　の波形図、（ｇ）はＦＥＴ１５を流れる電流ＩＤ２の
波形図でソースからドレインに流れる方向を正としてい
る。（ｈ）は過電流保護トランジスタ２０のベース電圧
ＶＢＥ２　の波形図、（ｉ）は２次巻線２２を流れる２
次電流ＩＳ　の波形図を示している。

【０００８】同期発振回路９により決められたオン期間
で動作するＦＥＴ６のオン期間に１次巻線４を介して流
れる１次電流により、トランス３に磁束が発生しエネル
ギーが蓄積される。このときトランス３の１次巻線４に
誘起電圧が発生するが、ＦＥＴ１５のボディダイオード
１７を逆バイアスする方向に電圧が印加されるように構
成されるとともに、ハイサイド側バイアス巻線１３には
ＦＥＴ１５のゲートを逆バイアスする方向に誘起電圧が
発生するように構成されているので、ＦＥＴ１５はオフ
するようになっている。同時に２次巻線２２にも２次側
整流ダイオード２３を逆バイアスする方向に誘起電圧が
発生するので、このときには２次電流は流れない。

【０００９】同期発振回路９のオフ信号でＦＥＴ６がオ
フすると、１次巻線４にフライバック電圧が発生すると
同時に、前記２次巻線２２にもフライバック電圧が発生
し、２次側整流ダイオード２３を順バイアスする方向に
電圧が印加されるため、トランス３に蓄積されたエネル
ギーが２次巻線２２を介して２次電流として放出され、
平滑コンデンサ２４によって平滑され電源電圧２５とし
て負荷に供給される。このときハイサイド側バイアス巻
線１３にもフライバック電圧が発生し、ＦＥＴ１５のゲ
ートを順バイアスするのでＦＥＴ１５はオンして１次巻
線４に１次電流が流れ、エネルギーがコンデンサ１４に
蓄積される。トランス３に蓄積されていたエネルギーが
すべて放出され１次電流がゼロになると、すでにオンし
ているＦＥＴ１５を介してコンデンサ１４の両端電圧が
１次巻線４に印加されるため、コンデンサ１４より逆方
向に電流が流れ、トランス３には前記とは逆方向の磁束
が発生しエネルギーが蓄積される。この状態ではトラン
ス３の各巻線に発生する誘起電圧の極性は変化しないの
で、ローサイド側バイアス巻線５のフライバック電圧も
変化せず、同期発振回路９はＦＥＴ６のオフ期間を持続
させる。

【００１０】同期発振回路１８のオフ信号でＦＥＴ１５
がオフすると、トランス３の各巻線に発生する誘起電圧
は極性が反転し、２次巻線２２に発生する誘起電圧は２
次側整流ダイオード２３を逆バイアスするので、２次電
流は流れなくなる。１次巻線４に発生する誘起電圧はＦ
ＥＴ６のドレインとの接続端を負電圧に、電源電圧１と
の接続端を正電圧にする方向に発生するため、ボディダ
イオード８を介して平滑コンデンサ２を充電する方向に
１次電流が流れ、オフ期間中にトランス３に蓄積された
エネルギーを電源電圧１の電源にエネルギー回生する。 このときバイアス巻線５に発生する誘起電圧も反転する
ため、同期発振回路９はＦＥＴ６をオンさせる。オフ期
間中にトランス３に蓄積されたエネルギーがすべて放出
され１次電流がゼロになると、すでにオンしているＦＥ
Ｔ６を介して電源電圧１より前記とは逆方向に放電する
ように１次電流が流れてトランス３に磁束が発生し、エ
ネルギーが蓄積される。この状態ではトランス３の各巻
線に発生する誘起電圧の極性は変化せず、同期発振回路
９によりＦＥＴ６はオン状態を持続する。同期発振回路
９により決められた期間で動作するＦＥＴ６オフすると
、トランス３に蓄積されたエネルギーは２次巻線２２を
介して２次電流として放出される。これらの動作をくり
返すことで電源電圧２５は連続的に供給される。

【００１１】次に過電流が流れた場合の動作について説
明する。過電流保護トランジスタ１１はＦＥＴ６のドレ
インからソース方向すなわち図５（ｂ）の正の方向の過
電流を検出してＦＥＴ６を保護するように構成されてお
り、過電流保護トランジスタ２０はＦＥＴ１５のドレイ
ンからソース方向すなわち図５（ｇ）の負の方向の過電
流を検出しＦＥＴ１５を保護するように構成されている
。電源の動作中、トランジスタ１１のベース電圧ＶＢＥ
１　およびトランジスタ２０のベース電圧ＶＢＥ２　に
は図５（ｄ）および（ｈ）に実線で示すような電圧が発
生するが、通常の動作状態ではトランジスタ１１および
２０はオンしないように設定されている。ＦＥＴ６のオ
ン期間中に図５（ｂ）に点線で示すように過電流が流れ
たとすると、そのときトランジスタ１１のベース電圧Ｖ
ＢＥ１　は図５（ｄ）に点線で示すように上昇して行く
。ＶＢＥ１　がある電圧ＶＢＥ１（ＯＮ）　に達すると
トランジスタ１１はオンし、ＦＥＴ６の駆動パルスは強
制的にグラウンドレベルに引き下げられ、ＦＥＴ６はオ
フし保護される。ＦＥＴ６がオフしてからの電源回路の
動作は上述した動作となんら変わりはない。ＦＥＴ６の
オン期間は同期発振回路９中のコンデンサの充電時間に
よって決められているが、過電流保護が働いて決められ
たオン期間と異なるオン期間でＦＥＴ６がオフしても、
このコンデンサに充電された電荷はＦＥＴ６がオフして
いる間に放電されるので、以後のオン期間に何ら影響し
ない。ＦＥＴ１５のオン期間中に図５（ｇ）に点線で示
すように過電流が流れた場合のトランジスタ２０の過電
流保護動作も上記全く同様である。

【００１２】

【発明が解決しようとする課題】しかしながら上記の構
成では、２個のＦＥＴそれぞれについて放熱板が必要に
なり、コストがかかるという問題があった。

【００１３】本発明は上記問題を解決するもので、別々
に構成されていた２個のＦＥＴを１個の部品で構成した
、スイッチング電源に用いられるスイッチング素子とし
ての半導体素子を提供することを目的とするものである
。

【００１４】

【課題を解決するための手段】上記課題を解決するため
に、本発明の半導体素子は、電流をスイッチング素子で
ある電界効果型トランジスタ（以下ＦＥＴと略す）に入
力する端子と、電流を前記ＦＥＴより取り出し出力する
端子と、前記ＦＥＴを流れる電流を制御する端子と、前
記電流入力端子と電流出力端子間に流れる電流を電圧に
変換する抵抗と、この変換された電圧を出力する端子と
を備えた第１の半導体素子と、この第１の半導体素子と
同一機能を有する第２の半導体素子とを内蔵し、前記第
１の半導体素子の電流出力端子と前記第２の半導体素子
の電流入力端子とを共有にし、２個のＦＥＴと過電流を
検出する２個の抵抗とを１つのパッケージに収容したも
のである。

【００１５】

【作用】上記構成により、スイッチング電源を構成する
部品点数を削減できるとともに、放熱板を１つに減らす
ことができ、電源回路のコストを下げることができる。

【００１６】

【実施例】以下本発明の一実施例を図面に基づいて説明
する。図１は本発明の一実施例の半導体素子を使用した
１次側回生制御方式電源の回路構成図、図２は本発明の
一実施例の半導体素子の等価回路図、図３は図２の半導
体素子の外観図で、平面図、正面図および側面図である
。これらの図において、１〜２７は図４に示す従来例と
同じ機能を有し、その詳細な説明は省略する。

【００１７】図１において、２８はスイッチング素子を
構成する半導体素子であり、ＦＥＴ６および１５、ボデ
ィダイオード８および１７、電流検出抵抗１０および１
９が内蔵されており、図２に示すようにＦＥＴ６のドレ
インはＦＥＴ１５のソースに接続された電流検出抵抗１
９の他端に半導体素子２８内で直結された構造になって
いる。

【００１８】図２、図３において、２９〜３５は半導体
素子２８の各端子であり、２９はＦＥＴ１５のドレイン
端子、３０はＦＥＴ１５のゲート端子、３１はＦＥＴ１
５の電流検出端子、３２はＦＥＴ１５のソースとＦＥＴ
６のドレインを共用した端子、３３はＦＥＴ６のゲート
端子、３４はＦＥＴ６の電流検出端子、３５はＦＥＴ６
のソース端子であり、これらは図３に示すように、パッ
ケージ３６の一辺から一列に並んで導出されている。な
お、半導体素子２８の外形は図３に限定されるものでな
いことはもちろんである。

【００１９】

【発明の効果】以上のように本発明によれば、電源動作
を何ら変更することなく、部品点数を削減してコストダ
ウンができ、小型で安価な電源が得られる。

【図面の簡単な説明】

【図１】本発明の一実施例の半導体素子を使用した電源
回路の一例を示す回路構成図である。

【図２】本発明の一実施例の半導体素子の等価回路図で
ある。

【図３】本発明の一実施例の半導体素子の外観図である
。

【図４】従来のＦＥＴを用いた電源回路の回路構成図で
ある。

【図５】図４の電源回路の動作を説明するための各部波
形図である。

【符号の説明】

６　　　　ローサイド側ＦＥＴ ８　　　　ＦＥＴ６のボディダイオード１０　　　　Ｆ
ＥＴ６の電流検出抵抗 １５　　　　ハイサイド側ＦＥＴ １７　　　　ＦＥＴ１５のボディダイオード１９　　　
　ＦＥＴ１５の電流検出抵抗２８　　　　半導体素子 ２９　　　　ＦＥＴ１５のドレイン端子３０　　　　Ｆ
ＥＴ１５のゲート端子 ３１　　　　ＦＥＴ１５の電流検出端子３２　　　　Ｆ
ＥＴ１５のソースとＦＥＴ６のドレインを共用した端子 ３３　　　　ＦＥＴ６のゲート端子 ３４　　　　ＦＥＴ６の電流検出端子 ３５　　　　ＦＥＴ１５のソース端子

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　電流をスイッチング素子である電界効
   果型トランジスタ（以下ＦＥＴと略す）に入力する端子
   と、電流を前記ＦＥＴより取り出し出力する端子と、前
   記ＦＥＴを流れる電流を制御する端子と、前記電流入力
   端子と電流出力端子間に流れる電流を電圧に変換する抵
   抗と、この変換された電圧を出力する端子とを備えた第
   １の半導体素子と、前記第１の半導体素子と同一の機能
   を有する第２の半導体素子とを内蔵し、前記第１の半導
   体素子の電流出力端子と前記第２の半導体素子の電流入
   力端子とを共有したことを特徴とする半導体素子。