JPH0560129B2 - - Google Patents
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- JPH0560129B2 JPH0560129B2 JP57215017A JP21501782A JPH0560129B2 JP H0560129 B2 JPH0560129 B2 JP H0560129B2 JP 57215017 A JP57215017 A JP 57215017A JP 21501782 A JP21501782 A JP 21501782A JP H0560129 B2 JPH0560129 B2 JP H0560129B2
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- key
- transistor
- terminal
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- voltage supply
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- 230000007774 longterm Effects 0.000 claims 1
- 238000000034 method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 2
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- 101150046174 NIP2-1 gene Proteins 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M11/00—Coding in connection with keyboards or like devices, i.e. coding of the position of operated keys
- H03M11/20—Dynamic coding, i.e. by key scanning
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Input From Keyboards Or The Like (AREA)
- Calculators And Similar Devices (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は操作キーを用いた電子装置における入
出力回路装置に関する。
出力回路装置に関する。
近年、LSI（大規模集積回路）を用いた電子装
置、例えば電子式卓上計算機は低消費電力化がお
し進められ、その電源を太陽電池により供給され
得るものが開発されてきた。太陽電池によつて電
源が供給されるLSIにおいては、該LSI電流が大
になると電源電圧が急激に低下するため、低消費
電力化が要求される。その中でLSIを使用した電
子装置の操作キーを押し続けた際の消費電力のば
らつきが問題となつている。
置、例えば電子式卓上計算機は低消費電力化がお
し進められ、その電源を太陽電池により供給され
得るものが開発されてきた。太陽電池によつて電
源が供給されるLSIにおいては、該LSI電流が大
になると電源電圧が急激に低下するため、低消費
電力化が要求される。その中でLSIを使用した電
子装置の操作キーを押し続けた際の消費電力のば
らつきが問題となつている。
以下この問題について電子式卓上計算機（電卓
という）を例にとつて説明する。第１図は１チツ
プLSIを用いて構成された電卓の構成図であり、
LSI１、キー入力装置２、液晶表示装置を用いた
表示装置３、電源４から構成されている。LSI１
には、プログラムを記憶しているROM（読み出
し卓用メモリ）、各種レジスタ及び演算処理装置
が内蔵されている。表示装置３は通常ダイナミツ
ク駆動方式で駆動されるものであり、LSI１とは
セグメント信号５とバツクプレート信号６とで結
合されている。キー入力装置２には複数個のキー
がマトリクス状に配置されている。K1〜K8は
LSI１のキー端子であり、このうち出力端子K1〜
K4および入出力端子K5，K6には、タイミングパ
ルスDj（ｊ＝１，２，…６）がLSI１の内部より
供給される。このタイミングパルスは、LSI１の
内部状態制御のためのタイミング信号、或いは専
用のカウンタ回路を利用して生成される。
という）を例にとつて説明する。第１図は１チツ
プLSIを用いて構成された電卓の構成図であり、
LSI１、キー入力装置２、液晶表示装置を用いた
表示装置３、電源４から構成されている。LSI１
には、プログラムを記憶しているROM（読み出
し卓用メモリ）、各種レジスタ及び演算処理装置
が内蔵されている。表示装置３は通常ダイナミツ
ク駆動方式で駆動されるものであり、LSI１とは
セグメント信号５とバツクプレート信号６とで結
合されている。キー入力装置２には複数個のキー
がマトリクス状に配置されている。K1〜K8は
LSI１のキー端子であり、このうち出力端子K1〜
K4および入出力端子K5，K6には、タイミングパ
ルスDj（ｊ＝１，２，…６）がLSI１の内部より
供給される。このタイミングパルスは、LSI１の
内部状態制御のためのタイミング信号、或いは専
用のカウンタ回路を利用して生成される。
ここで、キー押圧がない場合、端子K5，K6に
は、トランジスタPj、Nj（ｊ＝５，６）を通して
タイミング信号D5，D6が導出される。一方、単
一キーの押圧により、端子K5にキー入力装置２
を通して正規に入力されるタイミング信号は、
D1からD4までの信号であることから、キー押圧
の受付期間をD1からD7とした場合（D7はブラン
キング期間）、キー判別に必要なタイミングは
D5，D6，D7を除いた期間となる。この不要タイ
ミングパルスがキー処理回路（図示せず）へ伝搬
するのを防ぐため、ANDゲートAND5と信号
KiNH5（＝5＋6＋7）により、キー信号K5の
開閉制御を実施している。同様に、端子K6にお
いては、D6，D7が不要タイミングパルスとなる
ため、ANDゲートAND6と信号6（＝6＋
D7）により、キー信号K6の開閉制御を実施して
いる。入力端子K7，K8にあつては、キー入力装
置２を介して正規に入力されるタイミング信号
は、D1からD6のすべてとなり、端子での開閉制
御は不要となる。従つて、キー押圧のないは場合
は、ANDゲートAND5、AND6により、タイミ
ングD5，D6の内部信号k5，k6の伝搬は禁止され、
これら信号は、第３図の期間Ａのように、“０”
レベルを維持する。また、端子K7，K8にはタイ
ミングパルスの導出は行われないため、同様に内
部信号k7，k8（第２図ｃ参照）は“０”レベルを
維持し、キー処理回路によつて、キー押圧なしと
判断される。次に、例えばキーK23が押された、
すなわちキー端子K2とK6が短絡された場合、入
出力端子K6には、LSI１の内部よりと導出された
タイミングパルスD6と、端子K2からの出力D2と
が重畳される。ANDゲートAND6と制御信号
KiNH6により、端子K6に付随したキー入力回路
への入力信号k6には、D6の伝搬は禁止され、D2
のみの伝搬が許される。LSI１はこの信号k6に与
えられたタイミングパルスD2を認識し、キーK23
に対応した処理を実施する。こうした動作を行な
うには、Ｐチヤンネル型トランジスタPiのオン抵
抗Ｒ（Pi）がＮチヤンネル型トランジスタNjのそ
れＲ（Nj）に比して充分小さく設定しておく必要
がある。なおｊ＝５のとき＝5＋6＋7
となる。
は、トランジスタPj、Nj（ｊ＝５，６）を通して
タイミング信号D5，D6が導出される。一方、単
一キーの押圧により、端子K5にキー入力装置２
を通して正規に入力されるタイミング信号は、
D1からD4までの信号であることから、キー押圧
の受付期間をD1からD7とした場合（D7はブラン
キング期間）、キー判別に必要なタイミングは
D5，D6，D7を除いた期間となる。この不要タイ
ミングパルスがキー処理回路（図示せず）へ伝搬
するのを防ぐため、ANDゲートAND5と信号
KiNH5（＝5＋6＋7）により、キー信号K5の
開閉制御を実施している。同様に、端子K6にお
いては、D6，D7が不要タイミングパルスとなる
ため、ANDゲートAND6と信号6（＝6＋
D7）により、キー信号K6の開閉制御を実施して
いる。入力端子K7，K8にあつては、キー入力装
置２を介して正規に入力されるタイミング信号
は、D1からD6のすべてとなり、端子での開閉制
御は不要となる。従つて、キー押圧のないは場合
は、ANDゲートAND5、AND6により、タイミ
ングD5，D6の内部信号k5，k6の伝搬は禁止され、
これら信号は、第３図の期間Ａのように、“０”
レベルを維持する。また、端子K7，K8にはタイ
ミングパルスの導出は行われないため、同様に内
部信号k7，k8（第２図ｃ参照）は“０”レベルを
維持し、キー処理回路によつて、キー押圧なしと
判断される。次に、例えばキーK23が押された、
すなわちキー端子K2とK6が短絡された場合、入
出力端子K6には、LSI１の内部よりと導出された
タイミングパルスD6と、端子K2からの出力D2と
が重畳される。ANDゲートAND6と制御信号
KiNH6により、端子K6に付随したキー入力回路
への入力信号k6には、D6の伝搬は禁止され、D2
のみの伝搬が許される。LSI１はこの信号k6に与
えられたタイミングパルスD2を認識し、キーK23
に対応した処理を実施する。こうした動作を行な
うには、Ｐチヤンネル型トランジスタPiのオン抵
抗Ｒ（Pi）がＮチヤンネル型トランジスタNjのそ
れＲ（Nj）に比して充分小さく設定しておく必要
がある。なおｊ＝５のとき＝5＋6＋7
となる。
以上明らかなように、キー押圧時、短絡された
キー端子間に直流電流経路が形成され、その電流
値はＮチヤンネル型トランジスタNjのオン抵抗
Ｒ（Nj）によつて決定される。ところでキー押圧
時、Ｎチヤンネル型トランジスタNjは飽和領域
で動作するため、下記関係が成立する。
キー端子間に直流電流経路が形成され、その電流
値はＮチヤンネル型トランジスタNjのオン抵抗
Ｒ（Nj）によつて決定される。ところでキー押圧
時、Ｎチヤンネル型トランジスタNjは飽和領域
で動作するため、下記関係が成立する。
Ｒ（Nj）∝１／（VDD−VTH）2
このためキー押圧時の上記直流電流は、Ｎチヤ
ンネル型トランジスタのしきい値電圧VTHに依存
して大きく変化する。このしきい値電圧VTHのば
らつきにより、上記直流電流が大きくなると、
LSIへの電源が太陽電池によつて供給されている
場合、LSIへの電源電圧の低下を招き、表示が薄
れる等の悪影響を及ぼすものである。
ンネル型トランジスタのしきい値電圧VTHに依存
して大きく変化する。このしきい値電圧VTHのば
らつきにより、上記直流電流が大きくなると、
LSIへの電源が太陽電池によつて供給されている
場合、LSIへの電源電圧の低下を招き、表示が薄
れる等の悪影響を及ぼすものである。
本発明は上記実情に鑑みてなされたもので、そ
の目的とするところは、キー押圧時の直流電流が
トランジスタのしきい値電圧に依存しない入出力
回路装置を提供することにある。
の目的とするところは、キー押圧時の直流電流が
トランジスタのしきい値電圧に依存しない入出力
回路装置を提供することにある。
本発明は、キー押圧期間の大部分を占める、キ
ー読み込み時以外の期間に、キー端子に電流制限
抵抗を介して“０”レベルの電圧を供給すること
により、キー押圧時の直流電流のしきい値電圧依
存性を極小にしたものである。
ー読み込み時以外の期間に、キー端子に電流制限
抵抗を介して“０”レベルの電圧を供給すること
により、キー押圧時の直流電流のしきい値電圧依
存性を極小にしたものである。
以下図面を参照して本発明の一実施例を説明す
る。第４図は相補型絶縁ゲート電界効果トランジ
スタを用いて構成した本発明の一実施例、第５図
は処理フローを示す。なお同実施例は第２図のも
のと対応させた場合の例であるから、対応個所に
は同一符号を用いる。第４図ａにおいて電源VDD
とキー端子Ki（ｉ＝１〜４）との間には、Ｐチヤ
ネル型トランジスタPiを設け、キー端子Kiとアー
ス間にはＮチヤネル型トランジスタN1i，N2iを直
列接続し、Vk電位供給端１１ｉとキー端子Kiと
の間にはＮチヤネル型トランジスタN3i，N4iを直
列接続する。トランジスタPi，N1i，N3iのゲート
にはタイミングパルスiを供給し、トランジスタ
N2iのゲートにはキー・リード・イン信号RiNを
供給し、トランジスタN4iのゲートには、キー・
リード・インしなくてもよい時間“１”となる信
号を供給する。
る。第４図は相補型絶縁ゲート電界効果トランジ
スタを用いて構成した本発明の一実施例、第５図
は処理フローを示す。なお同実施例は第２図のも
のと対応させた場合の例であるから、対応個所に
は同一符号を用いる。第４図ａにおいて電源VDD
とキー端子Ki（ｉ＝１〜４）との間には、Ｐチヤ
ネル型トランジスタPiを設け、キー端子Kiとアー
ス間にはＮチヤネル型トランジスタN1i，N2iを直
列接続し、Vk電位供給端１１ｉとキー端子Kiと
の間にはＮチヤネル型トランジスタN3i，N4iを直
列接続する。トランジスタPi，N1i，N3iのゲート
にはタイミングパルスiを供給し、トランジスタ
N2iのゲートにはキー・リード・イン信号RiNを
供給し、トランジスタN4iのゲートには、キー・
リード・インしなくてもよい時間“１”となる信
号を供給する。
第４図ｂのキー端子Kj（ｊ＝５，６）について
も第４図ａのKiと対応している。第４図ｃのキー
端子Kkについては、Kkとアース間にはＮチヤネ
ル型トランジスタN1kを接続し、Vk電位供給端１
１ｋとキー端子との間にはＮチヤネル型トランジ
スタN3kを接続する。トランジスタN1k，N3kのゲ
ートには各々信号RiN、を供給する。第４図
ｄの端子１２と接地間には抵抗Ｒが接続され、端
子１２から電位Vkを上記Vk電位供給端１１i，１
１k，１１jに与える。
も第４図ａのKiと対応している。第４図ｃのキー
端子Kkについては、Kkとアース間にはＮチヤネ
ル型トランジスタN1kを接続し、Vk電位供給端１
１ｋとキー端子との間にはＮチヤネル型トランジ
スタN3kを接続する。トランジスタN1k，N3kのゲ
ートには各々信号RiN、を供給する。第４図
ｄの端子１２と接地間には抵抗Ｒが接続され、端
子１２から電位Vkを上記Vk電位供給端１１i，１
１k，１１jに与える。
第５図においてステツプ1sはキー待ち状態、ス
テツプ2sはキーの押圧の有無を判定する。キー押
圧の有無は第４図の信号k5，k6，k7，k8のオア信
号により検出される。キー押圧がなければステツ
プ1sへ戻る。キー押圧があればステツプ3sへ行
き、キーの判別が行なわれる。これはkiまたはkj
に重畳されるタイミングパルスDjにより実行さ
れる。次に押されたキーに対応する処理がステツ
プ4sで実行される。その後ステツプ5sで、上記押
されたキーが離されたかどうか、即ちいわゆる
“オフ・チヤタリング”（off chattering）のチエ
ツクが実行され、キーが押されつづけていればス
テツプ5sに留する。キーが離されていれば、次の
キーを受け付けるステツプ1sのキー待ち状態に遷
移する。
テツプ2sはキーの押圧の有無を判定する。キー押
圧の有無は第４図の信号k5，k6，k7，k8のオア信
号により検出される。キー押圧がなければステツ
プ1sへ戻る。キー押圧があればステツプ3sへ行
き、キーの判別が行なわれる。これはkiまたはkj
に重畳されるタイミングパルスDjにより実行さ
れる。次に押されたキーに対応する処理がステツ
プ4sで実行される。その後ステツプ5sで、上記押
されたキーが離されたかどうか、即ちいわゆる
“オフ・チヤタリング”（off chattering）のチエ
ツクが実行され、キーが押されつづけていればス
テツプ5sに留する。キーが離されていれば、次の
キーを受け付けるステツプ1sのキー待ち状態に遷
移する。
第５図を参照しながら、第４図をキー入力回路
として用いたLSIのキー読み込み方式について説
明する。第４図において、キー・リード・イン信
号RiNは第５図に示すように、ステツプ4s及びス
テツプ5s以外の期間“１”となる、キー読み込み
のための制御信号である。しかしてキー待ち状態
ステツプ1sではRiN＝“１”であるから、トラン
ジスタN2iはオン、トランジスタN4iはオフであ
り、キー端子KiにタイミングパルスDiが導出され
る。キーK23が押されると、従来の場合と同様に
キーの押圧の有無チエツク、キーの判別が実行さ
れる。このときトランジスタN1iとN2iのオン抵抗
の直列抵抗値“Ｒ（N1i）＋Ｒ（N2i）”はトランジス
タPiのオン抵抗Ｒ（Pi）に比して充分大きく設定
されている。次に演算または置数のステツプ4sに
遷移し、この時キー読み込み制御信号RiNは
“０”（は“１”）となる。このときトランジ
スタN2iはオフ、トランジスタN4iはオンし、キー
端子KiにはタイミングパルスDiが導出される。こ
のとき端子Kiの“０”レベルは、第４図ｄの抵抗
Ｒを介した電圧VKによつて供給される。LSI１は
処理を終了させたのち、第５図のステツプ5sに遷
移する。このとき電位VKを与える抵抗Ｒは所望
の値に設定され、その抵抗Ｒに比してトランジス
タN3iとN4iのオン抵抗の直列抵抗値“Ｒ（N3i）＋
Ｒ（N4i）”を充分小さく設定している。このとき、
キー押圧時の直流電流Ikeyは Ikey＝VDD／｛Ｒ（Pi）＋Ｒ（N1j）＋Ｒ（N2j）｝ （RiN＝“１”の時） Ikey＝VDD／｛Ｒ（Pi）＋Ｒ（N3j）＋Ｒ（N4j）＋Ｒ
｝ （＝“１”の時） すなわち Ikey≒VDD／｛Ｒ（N1j）＋Ｒ（N2j）｝
（RiN＝“１”の時） Ikey≒VDD／Ｒ （＝“１”の時） キー押圧時、ステツプ2s，3s，4sの期間はステ
ツプ5sの期間に比して充分短いため、LSI１のキ
ー押圧時の直流電流はVDD／Ｒで与えられること
により、この直流電流Ikeyはトランジスタのしき
い値電圧に全く依存しない。
として用いたLSIのキー読み込み方式について説
明する。第４図において、キー・リード・イン信
号RiNは第５図に示すように、ステツプ4s及びス
テツプ5s以外の期間“１”となる、キー読み込み
のための制御信号である。しかしてキー待ち状態
ステツプ1sではRiN＝“１”であるから、トラン
ジスタN2iはオン、トランジスタN4iはオフであ
り、キー端子KiにタイミングパルスDiが導出され
る。キーK23が押されると、従来の場合と同様に
キーの押圧の有無チエツク、キーの判別が実行さ
れる。このときトランジスタN1iとN2iのオン抵抗
の直列抵抗値“Ｒ（N1i）＋Ｒ（N2i）”はトランジス
タPiのオン抵抗Ｒ（Pi）に比して充分大きく設定
されている。次に演算または置数のステツプ4sに
遷移し、この時キー読み込み制御信号RiNは
“０”（は“１”）となる。このときトランジ
スタN2iはオフ、トランジスタN4iはオンし、キー
端子KiにはタイミングパルスDiが導出される。こ
のとき端子Kiの“０”レベルは、第４図ｄの抵抗
Ｒを介した電圧VKによつて供給される。LSI１は
処理を終了させたのち、第５図のステツプ5sに遷
移する。このとき電位VKを与える抵抗Ｒは所望
の値に設定され、その抵抗Ｒに比してトランジス
タN3iとN4iのオン抵抗の直列抵抗値“Ｒ（N3i）＋
Ｒ（N4i）”を充分小さく設定している。このとき、
キー押圧時の直流電流Ikeyは Ikey＝VDD／｛Ｒ（Pi）＋Ｒ（N1j）＋Ｒ（N2j）｝ （RiN＝“１”の時） Ikey＝VDD／｛Ｒ（Pi）＋Ｒ（N3j）＋Ｒ（N4j）＋Ｒ
｝ （＝“１”の時） すなわち Ikey≒VDD／｛Ｒ（N1j）＋Ｒ（N2j）｝
（RiN＝“１”の時） Ikey≒VDD／Ｒ （＝“１”の時） キー押圧時、ステツプ2s，3s，4sの期間はステ
ツプ5sの期間に比して充分短いため、LSI１のキ
ー押圧時の直流電流はVDD／Ｒで与えられること
により、この直流電流Ikeyはトランジスタのしき
い値電圧に全く依存しない。
ステツプ4sまたは5sにおいて、電位Vkのレベル
は Vk＝Ｒ／Ｒ（Pi）＋Ｒ（N3j）＋Ｒ（N4j）＋ＲVDD で与えられ、キー押圧がある場合電位VKは電源
VDD側に引き上げられ、端子Kjには充分なVSSレ
ベル（接地レベル）が供給され得ない。しかしな
がらVDDレベルは止常なレベルでキー端子に供給
されるため、キー押圧があれば信号kjには正しく
“１”が導出される。キーの押圧がなくなるとVK
＝VSSとなり、kjは正しく“０”を導出し、キー
押圧なしのジヤツジが実行され、ステツプ1sに復
帰する。
は Vk＝Ｒ／Ｒ（Pi）＋Ｒ（N3j）＋Ｒ（N4j）＋ＲVDD で与えられ、キー押圧がある場合電位VKは電源
VDD側に引き上げられ、端子Kjには充分なVSSレ
ベル（接地レベル）が供給され得ない。しかしな
がらVDDレベルは止常なレベルでキー端子に供給
されるため、キー押圧があれば信号kjには正しく
“１”が導出される。キーの押圧がなくなるとVK
＝VSSとなり、kjは正しく“０”を導出し、キー
押圧なしのジヤツジが実行され、ステツプ1sに復
帰する。
このようにキー・リード・イン以外の期間、端
子Ki，Kj，Kkに与えられる“０”レベルを、電
流制限抵抗Ｒを介して供給することにより、キー
押圧時の直流電流値をトランジスタのしきい値電
圧に関係なく一定に保つことが可能である。これ
は、低消費電化を要求されかつ太陽電池を用いた
LSIにとつて最適である。
子Ki，Kj，Kkに与えられる“０”レベルを、電
流制限抵抗Ｒを介して供給することにより、キー
押圧時の直流電流値をトランジスタのしきい値電
圧に関係なく一定に保つことが可能である。これ
は、低消費電化を要求されかつ太陽電池を用いた
LSIにとつて最適である。
なお、本発明は実施例のみに限られることなく
種々の応用が可能である。例えば実施例では相補
型MISFETを例にとつたが、単チヤネルにても
構成できることは云うまでもない。この場合低レ
ベルを出す側をデプレツシヨン型とし、高レベル
を出す側をエンハンスメント型とする。また実施
例では、キー読み込み時以外の期間にキー端子Ki
に供給される“０”レベルをVKにより供給した
が、そのVKを各端子毎に設けてもよい。
種々の応用が可能である。例えば実施例では相補
型MISFETを例にとつたが、単チヤネルにても
構成できることは云うまでもない。この場合低レ
ベルを出す側をデプレツシヨン型とし、高レベル
を出す側をエンハンスメント型とする。また実施
例では、キー読み込み時以外の期間にキー端子Ki
に供給される“０”レベルをVKにより供給した
が、そのVKを各端子毎に設けてもよい。
以上説明した如く本発明によれば、キー押圧時
の直流電流がトランジスタのしきい値電圧に依存
しないようにしたため、太陽電池を電源とする
LSIに障害が生じることのない等の利点を有した
入出力回路装置が提供できるものである。
の直流電流がトランジスタのしきい値電圧に依存
しないようにしたため、太陽電池を電源とする
LSIに障害が生じることのない等の利点を有した
入出力回路装置が提供できるものである。
第１図は電卓の構成を示すブロツク図、第２図
ａないしｃは同構成のキー端子付近の回路図、第
３図は同構成の動作を示すタイムチヤート、第４
図ａないしｄは本発明の一実施例を示す回路図、
第５図は同回路のキー操作にともなうLSIのフロ
ーチヤートである。 Ki，Kj，Kk……キー端子、Pi，Pj……Ｐチヤ
ネル型トランジスタ、N1i〜N4i，N1j〜N4j，
N1k，N3k……Ｎチヤネル型トランジスタ、１１
ｉ，１１ｊ……Vk電位供給端子、Ｒ……抵抗、
ANDj……ANDゲート。
ａないしｃは同構成のキー端子付近の回路図、第
３図は同構成の動作を示すタイムチヤート、第４
図ａないしｄは本発明の一実施例を示す回路図、
第５図は同回路のキー操作にともなうLSIのフロ
ーチヤートである。 Ki，Kj，Kk……キー端子、Pi，Pj……Ｐチヤ
ネル型トランジスタ、N1i〜N4i，N1j〜N4j，
N1k，N3k……Ｎチヤネル型トランジスタ、１１
ｉ，１１ｊ……Vk電位供給端子、Ｒ……抵抗、
ANDj……ANDゲート。
Claims (1)
- 【特許請求の範囲】 １ キー押圧を判別するためのタイミング信号に
応じて第１の論理レベル電圧供給経路、第２の論
理レベル電圧供給経路のいずれかが選択的に接続
されるキー端子をそれぞれ有した複数の回路と、
キー押圧によつてキー端子どうしを選択的に短絡
させるキー入力装置を設けてなり、 前記複数の回路の前記第２の論理レベル電圧供
給経路のそれぞれは、 キー端子と第２の論理レベル電圧供給源との間に
第１のトランジスタ、第２のトランジスタを直列
接続した第１の回路と、キー端子と第２の論理レ
ベル電圧供給源との間に第３のトランジスタ、第
４のトランジスタ、抵抗を直列接続した第２の回
路とを有し、第１のトランジスタおよび第３のト
ランジスタは前記タイミング信号を制御入力と
し、第２、第４のトランジスタは、キー・リー
ド・イン信号を制御入力として、その電圧レベル
に応じて第２、第４のトランジスタが交互にオ
ン、オフの関係になる制御が行われ、この制御に
おいて第２のトランジスタのオンは短期間で、第
４のトランジスタのオンは長期間であることを特
徴とする入出力回路装置。 ２ 前記キー端子には、前記抵抗を各キー端子毎
に設けたことを特徴とする特許請求の範囲第１項
に記載の入出力回路装置。 ３ 前記キー端子には、前記抵抗を各キー端子に
共通に設けたことを特徴とする特許請求の範囲第
１項に記載の入出力回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57215017A JPS59105131A (ja) | 1982-12-08 | 1982-12-08 | 入出力回路装置 |
| US06/558,477 US4583092A (en) | 1982-12-08 | 1983-12-06 | Sweep circuit of key matrix |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57215017A JPS59105131A (ja) | 1982-12-08 | 1982-12-08 | 入出力回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59105131A JPS59105131A (ja) | 1984-06-18 |
| JPH0560129B2 true JPH0560129B2 (ja) | 1993-09-01 |
Family
ID=16665342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57215017A Granted JPS59105131A (ja) | 1982-12-08 | 1982-12-08 | 入出力回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4583092A (ja) |
| JP (1) | JPS59105131A (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2634794B2 (ja) * | 1985-03-27 | 1997-07-30 | カシオ計算機株式会社 | 液晶駆動装置 |
| JPS6275828A (ja) * | 1985-09-30 | 1987-04-07 | Toshiba Corp | キ−回路 |
| EP0427364A3 (en) * | 1989-11-06 | 1992-04-22 | Acer Incorporated | An encoding circuit for a keyboard |
| US5274371A (en) * | 1991-01-29 | 1993-12-28 | Industrial Technology Research Institute | Extended time-shared scanning keyboard interface |
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Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5319374B2 (ja) * | 1973-04-03 | 1978-06-20 | ||
| US4188626A (en) * | 1977-05-23 | 1980-02-12 | Texas Instruments Incorporated | Method for scanning a keyboard and for actuating a display device via common conductors |
| JPS56147226A (en) * | 1980-04-15 | 1981-11-16 | Brother Ind Ltd | Key input device |
| US4538146A (en) * | 1982-09-17 | 1985-08-27 | National Semiconductor Corporation | Integrated circuit output pins used for input signals |
-
1982
- 1982-12-08 JP JP57215017A patent/JPS59105131A/ja active Granted
-
1983
- 1983-12-06 US US06/558,477 patent/US4583092A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59105131A (ja) | 1984-06-18 |
| US4583092A (en) | 1986-04-15 |
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