JPH0553085B2 - - Google Patents
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- Publication number
- JPH0553085B2 JPH0553085B2 JP59157919A JP15791984A JPH0553085B2 JP H0553085 B2 JPH0553085 B2 JP H0553085B2 JP 59157919 A JP59157919 A JP 59157919A JP 15791984 A JP15791984 A JP 15791984A JP H0553085 B2 JPH0553085 B2 JP H0553085B2
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- JP
- Japan
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- circuit
- output
- short
- switching element
- switch
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- 238000001514 detection method Methods 0.000 claims description 14
- 230000001934 delay Effects 0.000 claims description 3
- 230000003111 delayed effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
〔発明の分野〕
本発明は光電スイツチや近接スイツチ等の無接
点スイツチに用いられる出力開閉素子の短絡保護
回路に関するものである。
点スイツチに用いられる出力開閉素子の短絡保護
回路に関するものである。
〔従来技術とその問題点〕
光電スイツチや近接スイツチ等の無接点スイツ
チは、形状を小型化するため出力トランジスタを
外付けした構造を有する無接点スイツチが用いら
れている。第３図はこのような従来の無接点スイ
ツチの出力部の構成を示す回路図である。本図に
示すように無接点スイツチのスイツチ回路１には
電源２の両端の電圧が与えられる電源入力端子
Ｇ，Ｖと物体等の検知時に出力を出す出力端子Ｏ
が設けられる。そして出力端子Ｏは抵抗Ｒ３を介
して出力トランジスタ４のベースに接続されてい
る。出力トランジスタ４のコレクタは負荷Ｌを介
して電源２に接続されており、そのエミツタは短
絡時の過電流を検出する短絡検知抵抗Ｒ５を介し
て電源に接続され、更にエミツタ端がスイツチ回
路１の短絡検知入力端Ｄに与えられる。そして物
体等の検知時にはスイツチ回路１より定電流で出
力トランジスタ４が駆動され、出力トランジスタ
４を導通させて負荷Ｌに電流を供給する。ここで
短絡が起これば短絡検知抵抗Ｒ５の両端の電圧が
上昇するため、スイツチ回路１は短絡検知入力端
Ｄの電位の上昇に基づいて出力トランジスタ４へ
の電流駆動を停止するようにしている。
チは、形状を小型化するため出力トランジスタを
外付けした構造を有する無接点スイツチが用いら
れている。第３図はこのような従来の無接点スイ
ツチの出力部の構成を示す回路図である。本図に
示すように無接点スイツチのスイツチ回路１には
電源２の両端の電圧が与えられる電源入力端子
Ｇ，Ｖと物体等の検知時に出力を出す出力端子Ｏ
が設けられる。そして出力端子Ｏは抵抗Ｒ３を介
して出力トランジスタ４のベースに接続されてい
る。出力トランジスタ４のコレクタは負荷Ｌを介
して電源２に接続されており、そのエミツタは短
絡時の過電流を検出する短絡検知抵抗Ｒ５を介し
て電源に接続され、更にエミツタ端がスイツチ回
路１の短絡検知入力端Ｄに与えられる。そして物
体等の検知時にはスイツチ回路１より定電流で出
力トランジスタ４が駆動され、出力トランジスタ
４を導通させて負荷Ｌに電流を供給する。ここで
短絡が起これば短絡検知抵抗Ｒ５の両端の電圧が
上昇するため、スイツチ回路１は短絡検知入力端
Ｄの電位の上昇に基づいて出力トランジスタ４へ
の電流駆動を停止するようにしている。
しかるにこのような従来のスイツチ回路によれ
ば、出力トランジスタ４を駆動する出力端子Ｏに
加えて短絡を検知するための短絡検知入力端Ｄが
必要であり、無接点スイツチを小型化する際に問
題となつていた。特に近年無接点スイツチの小型
化が進行しスイツチ回路と出力部との接続線をで
きるだけ少なくするという必要性が高まつてい
る。
ば、出力トランジスタ４を駆動する出力端子Ｏに
加えて短絡を検知するための短絡検知入力端Ｄが
必要であり、無接点スイツチを小型化する際に問
題となつていた。特に近年無接点スイツチの小型
化が進行しスイツチ回路と出力部との接続線をで
きるだけ少なくするという必要性が高まつてい
る。
本発明はこのような従来の無接点スイツチの問
題点に鑑みてなされたものであつて、出力部に与
える端子を減少させスイツチの小型化に寄与する
ことができる無接点スイツチの短絡保護回路を提
供することを目的とする。
題点に鑑みてなされたものであつて、出力部に与
える端子を減少させスイツチの小型化に寄与する
ことができる無接点スイツチの短絡保護回路を提
供することを目的とする。
本願発明は、スイツチ部の出力によつて負荷を
制御する出力開閉素子の短絡保護回路であつて、
スイツチ出力が制御入力端に与えられると共に、
負荷と電源及び短絡検知抵抗とに直列接続された
出力開閉素子と、短絡時の出力開閉素子の制御入
力端電圧に対応する電圧を発生する基準電圧回路
と、出力開閉素子の制御入力端電圧と基準電圧回
路の基準電圧とを比較する比較回路と、比較回路
の出力を所定時間遅延し、遅延出力に基づいてス
イツチ部の出力を禁止する遅延回路と、出力開閉
素子に流れる電流が所定値を越えたときにその電
流を制限する短絡電流制限回路と、を具備するこ
とを特徴とするものである。
制御する出力開閉素子の短絡保護回路であつて、
スイツチ出力が制御入力端に与えられると共に、
負荷と電源及び短絡検知抵抗とに直列接続された
出力開閉素子と、短絡時の出力開閉素子の制御入
力端電圧に対応する電圧を発生する基準電圧回路
と、出力開閉素子の制御入力端電圧と基準電圧回
路の基準電圧とを比較する比較回路と、比較回路
の出力を所定時間遅延し、遅延出力に基づいてス
イツチ部の出力を禁止する遅延回路と、出力開閉
素子に流れる電流が所定値を越えたときにその電
流を制限する短絡電流制限回路と、を具備するこ
とを特徴とするものである。
このような特徴を有する本発明によれば、出力
開閉素子の制御入力電圧の変化によつて短絡の有
無を検知しているため、従来の無接点スイツチの
ように出力トランジスタのエミツタ電圧を短絡検
知入力端子としてスイツチ回路に接続する必要は
なく、接続点を減少することができる。そのため
特に小型化が要求される無接点スイツチを容易に
構成することができるという効果が得られる。
開閉素子の制御入力電圧の変化によつて短絡の有
無を検知しているため、従来の無接点スイツチの
ように出力トランジスタのエミツタ電圧を短絡検
知入力端子としてスイツチ回路に接続する必要は
なく、接続点を減少することができる。そのため
特に小型化が要求される無接点スイツチを容易に
構成することができるという効果が得られる。
第１図は本発明による無接点スイツチの短絡保
護回路の構成を示す回路図である。本図において
従来例と同一部分は同一符号を用いて示してい
る。本実施例による短絡保護回路は出力トランジ
スタのベース電位によつて短絡の有無を検出する
ものである。即ちこの短絡保護回路は第１図に示
すようにスイツチ回路１の出力端に定電流回路１
０を設け、その一端を出力トランジスタ４のベー
スに接続して出力トランジスタ４を駆動するよう
にしている。出力トランジスタ４は従来例と同様
に負荷Ｌと短絡検知用抵抗Ｒ５が電源２に直列接
続されており、出力トランジスタ４のベース電圧
を比較回路１１の比較入力端に与えてその電位を
検知している。一方電源より定電流源１２を介し
てダイオード１３と抵抗Ｒ１４が直列接続されて
おり、ダイオード１３の一端の電圧が比較回路１
１の基準入力端に基準電圧Vrとして与えられる。
ダイオード１３は出力トランジスタ４のベース・
エミツタ間電圧降下に対応する電圧を得るための
ものであり、出力トランジスタ４と温度変化係数
の類似する素子が用いられる。抵抗Ｒ１４は出力
部の短絡検知抵抗Ｒ５に制限すべき短絡電流が流
れた際に得られる電圧降下分に等しい電圧降下を
定電流源１２の定電流から得ることができるよう
に抵抗値が選定されている。比較回路１１の出力
は遅延回路１５を介してスイツチ回路の出力端に
与えられる。遅延回路１５は比較回路１１によつ
て負荷の短絡が検知された際に出力を一定時間遅
延させ、遅延時間後にスイツチ回路１の出力をＬ
レベルに引き込むことによつて出力を禁止するも
のである。又比較回路１１の基準入力端と比較入
力端間には両端の電位差が所定以上になつたとき
に導通して短絡電流を制限する短絡電流制限回路
が設けられている。これは比較回路１１の二つの
入力端にベース・エミツタが夫々接続されたトラ
ンジスタ１６及び抵抗Ｒ１７と、そのコレクタに
ベース端が接続されエミツタが接地されたトラン
ジスタ１８、及びトランジスタ１６，１８の共通
接続端を接地する抵抗Ｒ１９から成り立つてい
る。
護回路の構成を示す回路図である。本図において
従来例と同一部分は同一符号を用いて示してい
る。本実施例による短絡保護回路は出力トランジ
スタのベース電位によつて短絡の有無を検出する
ものである。即ちこの短絡保護回路は第１図に示
すようにスイツチ回路１の出力端に定電流回路１
０を設け、その一端を出力トランジスタ４のベー
スに接続して出力トランジスタ４を駆動するよう
にしている。出力トランジスタ４は従来例と同様
に負荷Ｌと短絡検知用抵抗Ｒ５が電源２に直列接
続されており、出力トランジスタ４のベース電圧
を比較回路１１の比較入力端に与えてその電位を
検知している。一方電源より定電流源１２を介し
てダイオード１３と抵抗Ｒ１４が直列接続されて
おり、ダイオード１３の一端の電圧が比較回路１
１の基準入力端に基準電圧Vrとして与えられる。
ダイオード１３は出力トランジスタ４のベース・
エミツタ間電圧降下に対応する電圧を得るための
ものであり、出力トランジスタ４と温度変化係数
の類似する素子が用いられる。抵抗Ｒ１４は出力
部の短絡検知抵抗Ｒ５に制限すべき短絡電流が流
れた際に得られる電圧降下分に等しい電圧降下を
定電流源１２の定電流から得ることができるよう
に抵抗値が選定されている。比較回路１１の出力
は遅延回路１５を介してスイツチ回路の出力端に
与えられる。遅延回路１５は比較回路１１によつ
て負荷の短絡が検知された際に出力を一定時間遅
延させ、遅延時間後にスイツチ回路１の出力をＬ
レベルに引き込むことによつて出力を禁止するも
のである。又比較回路１１の基準入力端と比較入
力端間には両端の電位差が所定以上になつたとき
に導通して短絡電流を制限する短絡電流制限回路
が設けられている。これは比較回路１１の二つの
入力端にベース・エミツタが夫々接続されたトラ
ンジスタ１６及び抵抗Ｒ１７と、そのコレクタに
ベース端が接続されエミツタが接地されたトラン
ジスタ１８、及びトランジスタ１６，１８の共通
接続端を接地する抵抗Ｒ１９から成り立つてい
る。
次に本実施例の動作について第２図の波形図を
参照しつつ説明する。電源が接続されると短絡保
護回路及びスイツチ回路１に電源が供給されスイ
ツチ回路１が動作する。そして時刻t0に物体等を
検出しスイツチ回路１が出力を出せば定電流回路
１０が駆動され、無接点スイツチの外部に接続さ
れた出力トランジスタ４を定電流駆動する。そう
すれば出力トランジスタ４が導通するため負荷Ｌ
に負荷電流が供給される。ここでこの負荷電流が
所定範囲内の値であれば短絡検知抵抗Ｒ５の両端
の出力残留電圧は低く、従つて出力トランジスタ
４のベース電位も上昇せず比較回路１１の基準電
圧の方が比較入力電圧より高くなつている。その
ため比較回路１１は出力を出さず負荷Ｌを正常に
駆動することができる。
参照しつつ説明する。電源が接続されると短絡保
護回路及びスイツチ回路１に電源が供給されスイ
ツチ回路１が動作する。そして時刻t0に物体等を
検出しスイツチ回路１が出力を出せば定電流回路
１０が駆動され、無接点スイツチの外部に接続さ
れた出力トランジスタ４を定電流駆動する。そう
すれば出力トランジスタ４が導通するため負荷Ｌ
に負荷電流が供給される。ここでこの負荷電流が
所定範囲内の値であれば短絡検知抵抗Ｒ５の両端
の出力残留電圧は低く、従つて出力トランジスタ
４のベース電位も上昇せず比較回路１１の基準電
圧の方が比較入力電圧より高くなつている。その
ため比較回路１１は出力を出さず負荷Ｌを正常に
駆動することができる。
さて時刻t1に負荷Ｌが何らかの故障等で短絡さ
れ、又は負荷Ｌを接続せずに電源２を出力トラン
ジスタに接続した場合には、トランジスタ４に短
絡電流が流れ短絡検知抵抗Ｒ５の両端の電圧が第
２図に示すように一気に上昇する。そうすれば比
較回路１１の基準電圧Vrより比較入力電圧が高
くなり、比較回路１１は遅延回路１５に出力を与
える。更にトランジスタ１６のエミツタ電位がベ
ース電位より高くなるためトランジスタ１６、次
いでトランジスタ１８が導通し、定電流回路１０
より流入する電流はトランジスタ１６，１８と抵
抗Ｒ１９とに流入することとなる。従つて第２図
に示すような短絡電流が一定値に制限される。更
に所定時間が経過した時刻t2には遅延回路１５の
遅延出力によりスイツチ回路の出力端Ｏの出力が
禁止される。このため定電流源１０からの定電流
の駆動が停止される。尚本実施例では比較回路１
１の基準電圧入力端にダイオード１３を設けてい
る。これは出力残留電圧を小さくするため短絡検
知用抵抗Ｒ５の抵抗値を小さくする必要がある
が、そのためにトランジスタ４のベース・エミツ
タ間電圧の温度変化の影響を無視することができ
ない。従つて温度変化によつて出力トランジスタ
４のベース・エミツタ間電圧と同等に基準電圧を
上下させるためにダイオード１３が設けられ温度
補償を行つている。又遅延回路１５を設けること
によつて出力接続時のダツシユ電流によつて短絡
保護回路が動作しなくなる。
れ、又は負荷Ｌを接続せずに電源２を出力トラン
ジスタに接続した場合には、トランジスタ４に短
絡電流が流れ短絡検知抵抗Ｒ５の両端の電圧が第
２図に示すように一気に上昇する。そうすれば比
較回路１１の基準電圧Vrより比較入力電圧が高
くなり、比較回路１１は遅延回路１５に出力を与
える。更にトランジスタ１６のエミツタ電位がベ
ース電位より高くなるためトランジスタ１６、次
いでトランジスタ１８が導通し、定電流回路１０
より流入する電流はトランジスタ１６，１８と抵
抗Ｒ１９とに流入することとなる。従つて第２図
に示すような短絡電流が一定値に制限される。更
に所定時間が経過した時刻t2には遅延回路１５の
遅延出力によりスイツチ回路の出力端Ｏの出力が
禁止される。このため定電流源１０からの定電流
の駆動が停止される。尚本実施例では比較回路１
１の基準電圧入力端にダイオード１３を設けてい
る。これは出力残留電圧を小さくするため短絡検
知用抵抗Ｒ５の抵抗値を小さくする必要がある
が、そのためにトランジスタ４のベース・エミツ
タ間電圧の温度変化の影響を無視することができ
ない。従つて温度変化によつて出力トランジスタ
４のベース・エミツタ間電圧と同等に基準電圧を
上下させるためにダイオード１３が設けられ温度
補償を行つている。又遅延回路１５を設けること
によつて出力接続時のダツシユ電流によつて短絡
保護回路が動作しなくなる。
尚本実施例は出力トランジスタとしてNPN型
トランジスタを用いているが、PNP型トランジ
スタであつても同様に構成することができること
は言うまでもない。
トランジスタを用いているが、PNP型トランジ
スタであつても同様に構成することができること
は言うまでもない。
第１図は本発明による無接点スイツチの短絡保
護回路の一実施例を示す回路図、第２図はその動
作時の電流波形を示す図、第３図は従来の短絡保
護回路の一例を示す図である。 １…スイツチ回路、２…電源、４…出力トラン
ジスタ、Ｒ５…短絡検知抵抗、１０，１２…定電
流源、１１…比較回路、１３…ダイオード、１５
…遅延回路、１６，１８…トランジスタ、Ｌ…負
荷。
護回路の一実施例を示す回路図、第２図はその動
作時の電流波形を示す図、第３図は従来の短絡保
護回路の一例を示す図である。 １…スイツチ回路、２…電源、４…出力トラン
ジスタ、Ｒ５…短絡検知抵抗、１０，１２…定電
流源、１１…比較回路、１３…ダイオード、１５
…遅延回路、１６，１８…トランジスタ、Ｌ…負
荷。
Claims (1)
- 【特許請求の範囲】 １ スイツチ部の出力によつて負荷を制御する出
力開閉素子の短絡保護回路であつて、 スイツチ出力が制御入力端に与えられると共
に、負荷と電源及び短絡検知抵抗とに直列接続さ
れた出力開閉素子と、 短絡時の前記出力開閉素子の制御入力端電圧に
対応する電圧を発生する基準電圧回路と、 前記出力開閉素子の制御入力端電圧と前記基準
電圧回路の基準電圧とを比較する比較回路と、 前記比較回路の出力を所定時間遅延し、遅延出
力に基づいてスイツチ部の出力を禁止する遅延回
路と、 前記出力開閉素子に流れる電流が所定値を越え
たときにその電流を制限する短絡電流制限回路
と、 を具備することを特徴とする出力開閉素子の短絡
保護回路。 ２ 前記出力開閉素子はエミツタに前記短絡検知
抵抗が接続され、スイツチ出力がベース端に与え
られる出力用トランジスタであることを特徴とす
る特許請求の範囲第１項記載の出力開閉素子の短
絡保護回路。 ３ 前記基準電圧回路は、前記出力トランジスタ
のベース・エミツタ間の温度変化に対応して端子
電圧が変化するダイオードを用いて構成したこと
を特徴とする特許請求の範囲第２項記載の出力開
閉素子の短絡保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15791984A JPS6135612A (ja) | 1984-07-27 | 1984-07-27 | 出力開閉素子の短絡保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15791984A JPS6135612A (ja) | 1984-07-27 | 1984-07-27 | 出力開閉素子の短絡保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6135612A JPS6135612A (ja) | 1986-02-20 |
| JPH0553085B2 true JPH0553085B2 (ja) | 1993-08-09 |
Family
ID=15660323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15791984A Granted JPS6135612A (ja) | 1984-07-27 | 1984-07-27 | 出力開閉素子の短絡保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6135612A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02249664A (ja) * | 1989-03-24 | 1990-10-05 | Matsushita Electric Ind Co Ltd | 通電記録装置 |
| JP4827094B2 (ja) * | 2006-09-26 | 2011-11-30 | 株式会社吉野工業所 | 蓋付き容器 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5335392U (ja) * | 1976-09-01 | 1978-03-28 | ||
| JPS5348975U (ja) * | 1976-09-30 | 1978-04-25 | ||
| JPS59216324A (ja) * | 1983-05-24 | 1984-12-06 | Fuji Electric Co Ltd | トランジスタの過電流保護方式 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58184930U (ja) * | 1982-06-02 | 1983-12-08 | 三洋電機株式会社 | トランジスタ・スイツチング回路 |
-
1984
- 1984-07-27 JP JP15791984A patent/JPS6135612A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5335392U (ja) * | 1976-09-01 | 1978-03-28 | ||
| JPS5348975U (ja) * | 1976-09-30 | 1978-04-25 | ||
| JPS59216324A (ja) * | 1983-05-24 | 1984-12-06 | Fuji Electric Co Ltd | トランジスタの過電流保護方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6135612A (ja) | 1986-02-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |