JPH05502767A - パケット取り扱い方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 パケット取り扱い方法 背景技術 本発明は一般的に、データがパケットにより伝達される情報システムに関する。

さらに詳しくは、パケットの格納と参照の方法に関する。

パケット・データ・ネットワークは、情報をパケットに組み込むことにより、そ の情報を発信者がら、指定されたアドレスに運ぶ。各パケットには、プリアンプ ル（制御データ）と、情報（メツセージ・データ）とが含まれる。プリアンプル には通常、パケット・ネットワーク制御データと、同期情報と、受信者目的地情 報とが含まれる。情報部分には、総合的な発信者のメツセージの部分が含まれる 。

発信者により起こされたパケットは、普通は直接受信者により受け取られる訳で はない。パケットは最終的な受信者の目的地に到達する前に、いくつかの中間局 により中継される。

パケット・ネットワークの送信速度が速くなるにつれて、中継局が効率的にパケ ットを扱い、処理できることがますます重要になる。

パケットを扱うための直接的な方法においては、受信されたパケットはメモリ位 置に記憶される。プリアンプルに含まれるパケットの目的地がチェックされ、ま た他のパケット・ネットワーク制御情報もチェックされる。制御情報とパケット ・データ情報との正確な受信または妥当性がチェックされる。エラーが検出され なかったときは、受信されたパケットに対応する新しいパケットが作成されて、 送信用の別のメモリ位置に記憶される。適当な時期に、再構築されたパケットが 、最終的な目的地に向けて中継局により再送信される。

イーサネット　（Ｅｔｈｅｒｎｅｔ）ローカル・エリア・ネットワークにおいて は、パケットは別の方法で扱われる。一連の連続した固定長バイト・バッファよ りなるバッファ・リング構造が、被受信バケットの記憶に用いられる。記憶され たパケットの開始位置および終了位置は、ページ・スタートおよびベージ・スト ップ・レジスタ内に保持されるアドレスにより識別される。リング内の連続バッ ファが利用されてパケットを記憶する。複数のパケットをリング構造内に連続し て記憶することができる。パケットは通常は、ＦＩＦＯ（先入れ先出し）順に受 信バッファ・リングから取り出されて、このリングとは別のメモリ内で再構築さ れ、再送信される。

発明の目的 本発明の目的は、パケットの再送信に先立ち、別のメモリ位置に対する中間デー タ転送を最小限に抑えるパケットの編成および取扱のための改良された方法を提 供することである。

本発明では、アドレスにより指示可能な階層を設けることにより、分離されたメ モリ位置に記憶されている情報から、パケットを構築して送信することができる 。このようなアドレス法により、複数のメモリ位置内でデータを重複させずに、 パケットを定義または再定義する際に大きな融通性が得られる。

図面の簡単な説明 第１図は、本発明による一例のパケット切り替えシステムのブロック図である。

第２図は、第１図に示されるパケット・スイッチのブロック図である。

第３図は、バケット環境における、１つのタイム・スロットの情報の形式を示す 。

第４図は、第３図に示されるパケット・ヘッダに含まれる情報を示す。

第５図は、本発明によるパケットのアドレス法と、その編成を表す図である。

第６図は、第５図に示される仮想回路レジスタの内容と形式とを示す。

第７図は、第５図に示されるキュー制御ブロックの内容と形式とを示す。

第８図は第５図に示されるパケット記述子の内容と形式とを示す。

第９ｒＩＩＪは第５図に示されるバッファ記述子の内容と形式とを示す。

発明の実施例 第１図は、バケット・ネットワーク上に、情報を発信、受信および中継すること のできるバケット切り替えシステムを示す。中央プロセッサ１０は、ローカル通 信バス１２　ｉこよりプロセッサ・メモリ１４．対人インターフェース装置１６ ゜キャラクタ・データ・インターフェース１８およびパケット。

スイッチ２０に接続されている。プロセッサは、バス１２により他の種類のイン ターフェースに結合することもできる。

対人インターフェース１６は、使用者のなｉｆ）に情報を入力および出力する、 中央プロセッサ１０に含まれる特定のマイクロ・プロセッサに適した、入手可能 な周辺インターフェース装置によって構成される。出力情報は、光、ビジュアル ・ディスプレイおよび可聴警告音から構成することができる。対人インターフェ ースに対する入力は、使用者が動作することのできるスイッチ、押しボタン、ポ テンショメータのコントロール類やその他のトランスデユーサで構成される。

キャラクタ・データ・インターフェース１８は、バスによって特定のマイクロプ ロ七ノサをＲ５２３２デバイスにインターフェースしてデータの入力と出力とを 行う、入手可能な集積回路トランスレータによって構成される。さらに別のイン ターフェースを利用しで、イーサネット、トークン・リング・フォーマットおよ びＩ　８Ｍ３２７０フオーマツトなどの他のプロトコルにより供給されるデータ や、その他の形式のデータ通信により供給されるデータを解釈することもできる 。

パケット・スイッチ２０は、プロセッサ・バス１２とパケット・バス２２とに接 続されている。インターフェース２４は、バス２２に結合され、特定の通信デバ イスまたはネットワークへの入力／出力インターフェースとして利用される。

異なるネットワークまたはデバイスをバケット・バスに結合させるのに適した複 数のインターフェースを利用することができる。例えば、インターフェース群を 利用して、電話、Ｔ１回路、ｌ５ＤＮ回路並びに、他のデバイスやネットワーク にバケット・バス２２を結合することができる。バケット。

スイッチ２０の目的は、パケット・バス２２上のインターフェース群内で、パケ ット化されたデータを受信および送信することである。またプロセッサ・バス１ ２により、プロセッサ・バス１２に結合されたインターフェースを用いて、プロ セッサ１０やその他のネットワークおよびデバイスとの通信も行う。バケット・ スイッチは、交通整理の役割をする。

第２図は、双方向バスにより接続された要素を含む、パケット・スイッチ２０の 一例のブロック図である。プロセッサ・インターフェース２６は、プロセッサ・ バス１２をメモリインターフェース２８に結合させている。メモリ・インターフ ェースは、ランダム・アクセス・メモリ３０に結合され、メモリ３０は、制御メ モリ３２とデータ　メモリ３４とに分割されている。バケット・バス２２は、パ ケット　バス・インターフェース３６．入力制御機能３８および出力制御機能４ ０により、メモリ・インターフェース２８に結合されている。

８２図に全体が説明されているパケット・スイッチは、パケット・スイッチの一 般的な編成と機能とを説明したものに過ぎず、本発明による方法の理解を助ける ためだけのものである。当技術ではさまざまな種類のバケット・スイッチが知ら れているので、パケット・スイッチの特定の動作や、内部機能の詳細は説明しな い。これは、本発明が特定のパケット・スイッチに制限されるものではないため である。一般に、バケット・スイッチの機能は、状態機械（ｓｔａｔｅ　ｍａｃ ｈｉｎｅ）の実現によりハードウェア内で達成することもできるし、あるいは、 基本的に、ソフトウェアの実現により達成することもできる。

第３図は、１タイム・スロット中にバケット・バス上で送られる情報の典型的な フォーマットを示す。このフォーマットは、ローカルバス制御情報、パケット・ プリアンプル情報。

パケット、ヘッダおよびパケット情報（メソセージ・データ）の送信を示す。バ ス制御情報は、パケット・バスに結合された１つのインターフェースのアドレス からなる。バケット・プリアンプルは同期の目的のために与えられる。バケット ・ヘッダについては、以下により詳細に解説する。バケット情報は使用者間で通 信される情報を表す。

第４図は、本発明による第３図に示されるパケット・ヘッダ内に含まれる情報を 示す。ヘッダには、仮想回路識別７パケノト長情報、中間目的地情報および有効 性情報が含まれる。

仮想回路識別には、バケット・スイッチ２０内に含まれる仮想回路レジスタを指 定する情報が含まれる。この要素に関する詳細な情報は、以下の図面に関して与 えられる。パケット長は、バケット情報の長さに関する情報を持つ。目的地情報 には中間目的地アドレス情報が含まれる。有効性情報には、ＣＲＣデータ精度演 算に関わるデータが含まれる。

第５図は、本発明によるバケット取扱および編成方法の一例を示す。本発明の解 説のための実施例においては、第３図で識別されたパケット情報がバッファ５２ Ａないし５２Ｃおよび５４Ａないし５４Ｃに記憶される。これらのバッファが、 データ・メモリ３４の部分を構成する。制御メモリ３２は、第５図に示される他 の要素に関わるコマンドの記憶場所を提供する。これらの要素により、階層的に パケットを編成および再編成する方法が容易になる。

仮想回路レジスタ４２は、キュー制御ブロック４４を指し示す、すなわちアドレ スする。各キュー制御ブロックは、書き込みパケット記述子または読み込みバケ ット記述子を指し示すことができる。図に示されるように、キュー制御ブロック ４４は、バケット記述子４６Ａを指し示す。

各バケット記述子は、誉き込みバッファ記述子および読み込みバッファ記述子を 指し示すことができる。さらに、もう１個のバケット記述子を指し示すことがで きる。図に示されるように、バケット記述子４６Ａは、バッファ記述子４８Ａと バケット記述子４６Ｎとを指し示している。

バッファ記述子は、それぞれが、１個のバッファと次の書き込みバッファ記述子 および次の書き込みバッファ記述子を指し示している。実施例の解説図では、バ ッファ記述子４８Ａないし４８Ｃは、それぞれバッファ５２Ａないし５２Ｃを指 し示している。また、バッファ記述子４８Ａは、バッファ記述子４８Ｂを指し示 し、４８Ｂはバッファ記述子４８Ｃを指し示して、それにより、連続チェーンま たはリンクを形成する。バッファ記述子５０Ａないし５０Ｃは、相互に、またバ ッファ５４Ａないし５４Ｃに関して同様に編成されている。

これらの要素の機能をさらに説明する前に、この編成の利点を説明することが、 各要素の編成と機能との理解に役立つと思われる。本発明の重要な点は、マイク ロプロセッサにより、実質的なデータ重複を必要とせずにバケットを定義および 再定義する場合の融通性のレベルを改善することである。

これは、一般的に、受信されたバケットが分解されて、分離されたメモリ位置内 に格納されるアドレス可能性の階層を設けることにより達成される。送信される バケットは、分離されたメモリ位置を順次アドレスすることにより組み立てられ る。

第６図は、超（ウルトラ）バケット・レベル・アドレスを構成する仮想回路レジ スタ４２の内容の実施例である。図示されるように、これにはキュー制御ブロッ ク・アドレス５６゜最大バケット・サイズ情報５８．仮想回路種別識別子６０゜ 中央フロセッサ（ＣＰ）送信割り込みデータ６２．ＣＰ受信割り込みデータ６４ および雑制御データ６６が含まれる。アドレス５６を利用して、キュー制御ブロ ック４４を指し示す。

最大パケｙト　サイズのフィールドは、ある仮想回路レジスタに関しで受け取る ことのできる最大のバケットを識別する。

これを安全装置として利用して、バケットがメモリを更新しないようにすること ができる。仮習回路種別データは、特定の仮想回路レジスタが入力回路として有 効であるのが、出力回路として有効であるのかを表す。ＣＰ送信および受信割り 込みフィールドは、ＣＰ割り込みを行うか否か、また行う場合はその優先順位を 決定する。雑制御データ・フィールドを用いて、本発明による方法の個別の実行 に関して役にたつその他の制御情報を入れることができる。

第７図は、スーパー・バケット・レベル・アドレスを構成するキュー制御ブロッ ク４４に関するフィールドを示す。このキュー制御ブロックは、書き込みおよび 読み込みバケット記述子アドレス６８．７０よりなる。書き込みバケット記述子 アドレスは、受信されたバケットを書き込む際に用いられるバケット記述子を指 し示す。読み込みバケット記述子アドレスは、送信されるバケットを読み込む際 に用いられるバケット記述子を指し示す。これらのアドレスは、バケットが受信 および送信されると更新される。

ｆｓｓ図は、バケット　レベル・アドレスを構成するバケット記述子４６に関す るフィールドを示す。各バケットは、読み込みおよび書き込みバッファ記述子を 指し示す、１個の割り当てられたバケット記述子を有する。書き込みバッファ記 述子アドレス７２は、バケットを受信するために用いられる第１バツフア記述子 を指し示す。読み込みバッファ記述子７４は、バケットを送信するために用いら れる第１バツフア記述子を指し示す。次のバケット記述子アドレス７６は、リン グ７７（第５図参照）内の次のバケット記述子を指し示すために用いられる。図 示された実施例においては、バケット記述子４６Ａないし４６Ｎが、それぞれの 記述子が次の記述子を指し示すリングを形成し、このとき最後のバケット記述子 ４６Ｎは、第１の、すなわち最初のバケット記述子４６Ａを指し示す。バケット 記述子は、メモリ内で次の隣接するバケット記述子だけでなく、いずれのバケッ ト記述子を指し示すこともできる点に留意されたい。さらに、このリングは１個 のバケット記述子だけで構成して、次のバケット記述子アドレスがそれ自身のア ドレスを指し示すようにすることもできる。フレーム番号フィールド７８は、バ ケットが受信されたフレームを表す。フレーム位置フィールド８０は、バケット ・プリアンプルの開始のフレーム内の位置を表す。雑制御データ・フィールド８ ２を利用して、バケット記述子レベルに関する望ましいデータを記憶して、特定 の用例に用いることもできる。

第９図は、サブ・バケット・レベル・アドレスを構成するバッファ記述子のフィ ールドを示す。バッファ・アドレス・フィールド８４には、バッファ記述子によ り指し示されるバッファ内の第１バイトのアドレスが含まれる。図示された例で は、バッファ記述子４８Ａには、バッファ５２Ａに含まれる第１バイトを指し示 すバッファ・アドレスが含まれることもある。次の書き込みバッファ記述子アド レス・フィールド８６を用いて、バケットの書き込みに用いられる次のバッファ 記述子が指し示される。同様に、次の読み込みバッファ記述子アドレス・フィー ルド８８を用いて、バケットの読み込みに用いられる次のバッファ記述子が指し 示される。データ・フィールド９０の量は、すでに使われたバッファの量を示す 。

バッファ・サイズ・フィールド９２は、バッファの絶対的なサイズを示す。雑制 御データ・フィールド９４には、特定の実行例のためのバッファ記述子レベルに 関する有用なデータが含まれることがある。例えば、雑データ・フィールド９４ には、バケットの終点を表すフラッグが含まれることもある。

中央プロセッサが、仮想回路レジスタ、キュー制御ブロック、バケット記述子、 バッファ記述子およびバッファの管理を行う。中央プロセッサがこのような編成 階層に関してフィールドやメモリの管理を行い、バケットの受信、記憶および再 送信を行うには多くの方法があることは、当業者には明かであろう。例えば、キ ュー制御ブロックを用いて、ある１組のバケット記述子を指し示し、そのバケッ ト記述子によりある１組のバッファ記述子を指し示すようにすることができる。

キューにバケットを追加または削除するには、書き込みバッファ記述子アドレス ７２　（バケットを受信する場合）を、または読み込みバッファ記述子アドレス ７４　（バケットを送信する場合）を変更すればよい。

別の方法では、各バケットに専用の組のバッファ記述子をもたせて、この記述子 が専用のバケット記述子を持つようにしてもよい。キューにバケットを追加また は削除するには、次のバケット記述子アドレス７６を変更して、任意の順序でバ ケット記述子を指し示すことにより、バケット記述子を、バケット記述子リング に追加または削除すればよい。これらの方法は単に説明のためのものであり、本 発明の方法により、設計者がバケット送信を制御することのできる大きな融通性 を示すものである。

以下に、本発明の方法によるその他の利点をいくつか解説する。仮想回路レジス タはそれぞれ、１個のキューＨ御ブロックしか指し示すことができないが、複数 の仮想回路レジスタが同じキュー制御ブロックを指し示すことができる。同一の 、あるいは実質的に同様の複数のバケットが用いられる場合は、これが望ましい 。バケット間の差異を異なるバッファに記憶させ、バケットの共通の内容を共通 の組のバッファに記憶することもできる。ＣＰによって、次の読み込みバッファ 記述子アドレス８８をそれに応じて変更して、多少異なっているバケットに関し てバッファの適切な順序を指し示すこともできる。

キュー制御プロンク内の読み込みおよび書き込みアドレスにより、同一の仮想回 路レジスタが、バケットの受信と送信とを行うことができるようにすることも可 能である。これは、必要な仮想回路レジスタの数を保存し、受信サイクルと送信 サイクルとの間の繰り返しのデータ転送を最小限に抑える。

各バケット記述子は、特定のバケットを定義する。バケット記述子の重要な側面 は、アドレス７６を介して次のバケット記述子を指し示し、複数のバケットをそ れぞれ指し示すバケット記述子の円形のリングを形成することができることであ る。リングのサイズ、すなわち、連続して識別することのできるバケットの数は 、制御メモリ３２およびデータメモリ３４内で利用することのできる最終的なメ モリ容量によってのみ制約を受ける。バケット記述子レベル以下のものは、すべ である１個のバケットに関連するので、ＣＰは、バケットを再送信できるように するために余分なデータを移動させる必要はない。このため、受信されたバケッ トのすべてとは言わないまでも、多くのバケットを再送信しなければならない、 バケット繰り返し装置に利用されたとき特に、大きな利点を提供する。

バッファ記述子により、複数の固定サイズのバッファを経済的に利用することが できる。複数のバッファは、バッファ記述子によりリンクさせることができるの で、共通情報または繰り返し情報、または制御データを選択されたバッファ内に 記憶して、必要に応じて関連バッファ記述子をアドレスし、その次の（読み込み または書き込み）バッファ記述子アドレスを変更することにより、必要なときに 組み込むことができる。例えば、同期データからなるよく用いられるバケット・ プリアンプルを、あるバッファに記憶して、そのバッファが複数のバッファ記述 子によりアドレスされ、それによって、共通データに多重アクセスを行うことが できる。これは、バッファ内にある情報を恒久的に記憶させて、後から作成され たバケット内で適切な手順でバッファから直接その情報を読み込むことにより再 利用することができるという利点も持つ。

本発明の実施例が解説および図示されたが、本発明の範囲は以下の請求項により 定義される。

要　約　書 本発明においては、階層的なアドレス法がパケット通信システム内で採用されて 、パケット情報の取り扱いの際の融通性を増す。この方法により、バケット・メ ツセージ・データ（第３図）と、一定のパケット制御データ（第３図）とが、バ ケットの送信に先立ち、異なるメモリ位置において重複されることなく、データ をメモリ位置３２．３４に格納することができる。この方法は、互いに順番に指 し示すアドレス機構を一連のバケットが有してバケットのリングを形成するリン グ構造内で採用することが好ましい。

国際調査報告

Claims (10)

【特許請求の範囲】
1. １．制御データと、メッセージ・データとを有するパケットを用いてデータを通 信する情報システムにおいて：前記メッセージ・データを第１メモリに、前記制 御データを少なくとも第２メモリに記憶する段階；および階層アドレス・プロト コルを用いて各パケットを定義する段階であって、前記プロトコルには、各パケ ットに関してパケット・レベル・ブロック・アドレスが含まれており、受信され たパケットに関して、少なくとも前記メッセージ・データが前記第１メモリ内の 選択されたメモリ位置に記憶され、前記第１メモリの、前記選択されたメモリ位 置に記憶されたメッセージ・データのみを用いて送信される段階；によって構成 されることを特徴とするパケット通信方法。
2. ２．前記プロトコルが、前記パケット・レベル・ブロック・アドレスの一定のも のをリンクして、それぞれが対応する一連のパケットを指し示す一連のパケット ・アドレスを形成することを特徴とする請求項１記載の方法。
3. ３．前記一定のパケット・レベル・ブロック・アドレスの最後のアドレスが、前 記一定のパケット・レベル・ブロック・アドレスの最初のアドレスにもリンクさ れてリングを形成する請求項２記載の方法。
4. ４．前記パケット・レベル・ブロック・アドレスが、パケットの受信中に第１選 択可能アドレスを選択し、パケット送信中に第２選択可能アドレスを選択するこ とを特徴とする請求項１記載の方法。
5. ５．前記プロトコルが、サブ・パケット・レベル・ブロック・アドレスを用いて 各パケットの前記メッセージ・データの少なくとも一部を選択することを特徴と する請求項１記載の方法。
6. ６．前記サブ・パケット・レベル・アドレスが、パケットの受信中に第１選択可 能なサブ・パケット・レベル・アドレスを選択し、パケットの送信中に第２選択 可能なアドレスを選択することを特徴とする請求項５記載の方法。
7. ７．スーパー・パケット・レベル・ブロック・アドレスを用いてパケット・レベ ル・ブロック・アドレスをアドレスすることを特徴とする請求項１記載の方法。
8. ８．前記スーパー・パケット・レベル・ブロック・アドレスが、パケットの受信 中に第１選択可能なスーパー・パケット・レベル・アドレスを選択し、パケット の送信中に第２選択可能なスーパー・パケット・レベル・アドレスを選択するこ とを特徴とする請求項７記載の方法。
9. ９．一連のパケットの送信に先立ち、前記パケット・レベル・ブロック・アドレ スのうち前記の一定のアドレスのリンクを変更して、前記受信パケット手順とは 異なる送信パケット手順を、パケット・メッセージ・データを重複させずに定義 することができることをさらに特徴とする請求項２記載の方法。
10. １０．頻繁に用いられるメッセージ・データの所定部分を、前記データ・メモリ の所定位置に記憶し、前記サブ・パケット・レベル・ブロック・アドレスがそれ ぞれの前記所定位置をアドレスして、それにより、このようなデータの複製を必 要とせずに繰り返しパケット情報を利用することができることをさらに特徴とす る請求項５記載の方法。