JP2646852B2 - パケット取り扱い方法 - Google Patents

Description

【発明の詳細な説明】 背景技術 本発明は一般的に、データがパケットにより伝達され
る情報システムに関する。さらに詳しくは、パケットの
格納と参照の方法に関する。

パケット・データ・ネットワークは、情報をパケット
に組み込むことにより、その情報を発信者から、指定さ
れたアドレスに運ぶ。各パケットには、プリアンブル
（制御データ）と、情報（メッセージ・データ）とが含
まれる。プリアンブルには通常、パケット・ネットワー
ク制御データと、同期情報と、受信者目的地情報とが含
まれる。情報部分には、総合的な発信者のメッセージの
部分が含まれる。

発信者により起こされたパケットは、普通は直接受信
者により受け取られる訳ではない。パケットは最終的な
受信者の目的地に到達する前に、いくつかの中間局によ
り中継される。パケット・ネットワークの送信速度が速
くなるにつれて、中継局が効率的にパケットを扱い、処
理できることがますます重要になる。

パケットを扱うための直接的な方法においては、受信
されたパケットはメモリ位置に記憶される。プリアンブ
ルに含まれるパケットの目的地がチェックされ、また他
のパケット・ネットワーク制御情報もチェックされる。
制御情報とパケット・データ情報との正確な受信または
妥当性がチェックされる。エラーが検出されなかったと
きは、受信されたパケットに対応する新しいパケットが
作成されて、送信用の別のメモリ位置に記憶される。適
当な時期に、再構築されたパケットが、最終的な目的地
に向けて中継局により再送信される。

イーサネット（Ethernet）ローカル・エリア・ネット
ワークにおいては、パケットは別の方法で扱われる。一
連の連続した固定長バイト・バッファよりなるバッファ
・リング構造が、被受信パケットの記憶に用いられる。
記憶されたパケットの開始位置および終了位置は、ベー
ジ・スタートおよびページ・ストップ・レジスタ内に保
持されるアドレスにより識別される。リング内の連続バ
ッファが利用されてパケットを記憶する。複数のパケッ
トをリング構造内に連続して記憶することができる。パ
ケットは通常は、FIFO（先入れ先出し）順に受信バッフ
ァ・リングから取り出されて、このリングとは別のメモ
リ内で再構築され、再送信される。

発明の目的 本発明の目的は、パケットの再送信に先立ち、別のメ
モリ位置に対する中間データ転送を最小限に抑えるパケ
ットの編成および取扱のための改良された方法を提供す
ることである。本発明では、アドレスにより指示可能な
階層を設けることにより、分離されたメモリ位置に記憶
されている情報から、パケットを構築して送信すること
ができる。このようなアドレス法により、複数のメモリ
位置内でデータを重複させずに、パケットを定義または
再定義する際に大きな融通性が得られる。

図面の簡単な説明 第１図は、本発明による一例のパケット切り替えシス
テムのブロック図である。

第２図は、第１図に示されるパケット・スイッチのブ
ロック図である。

第３図は、パケット環境における、１つのタイム・ス
ロットの情報の形式を示す。

第４図は、第３図に示されるパケット・ヘッダに含ま
れる情報を示す。

第５図は、本発明によるパケットのアドレス法と、そ
の編成を表す図である。

第６図は、第５図に示される仮想回路レジスタの内容
と形式とを示す。

第７図は、第５図に示されるキュー制御ブロックの内
容と形式とを示す。

第８図は第５図に示されるパケット記述子の内容と形
式とを示す。

第９図は第５図に示されるバッファ記述子の内容と形
式とを示す。

発明の実施例 第１図は、パケット・ネットワーク上に、情報を発
信，受信および中継することのできるパケット切り替え
システムを示す。中央プロセッサ10は、ローカル通信バ
ス12によりプロセッサ・メモリ14,対人インターフェー
ス装置16,キャラクタ・データ・インターフェース18お
よびパケット・スイッチ20に接続されている。プロセッ
サは、バス12により他の種類のインターフェースに結合
することもできる。対人インターフェース16は、使用者
のために情報を入力および出力する、中央プロセッサ10
に含まれる特定のマイクロ・プロセッサに適した、入手
可能な周辺インターフェース装置によって構成される。
出力情報は、光，ビジュアル・ディスプレイおよび可聴
警告音から構成することができる。対人インターフェー
スに対する入力は、使用者が動作することのできるスイ
ッチ，押しボタン，ポテンショメータのコントロール類
やその他のトランスデューサで構成される。

キャラクタ・データ・インターフェース18は、バスに
よって特定のマイクロプロセッサをRS232デバイスにイ
ンターフェースしてデータの入力と出力とを行う、入手
可能な集積回路トランスレータによって構成される。さ
らに別のインターフェースを利用して、イーサネット，
トークン・リング・フォーマットおよびIBM3270フォー
マットなどの他のプロトコルにより供給されるデータ
や、その他の形式のデータ通信により供給されるデータ
を解釈することもできる。

パケット・スイッチ20は、プロセッサ・バス12とパケ
ット・バス22とに接続されている。インターフェース24
は、バス22に結合され、特定の通信デバイスまたはネッ
トワークへの入力／出力インターフェースとして利用さ
れる。異なるネットワークまたはデバイスをパケット・
バスに結合させるのに適した複数のインターフェースを
利用することができる。例えば、インターフェース群を
利用して、電話,T1回路,ISDN回路並びに、他のデバイス
やネットワークにパケット・バス22を結合することがで
きる。パケット・スイッチ20の目的は、パケット・バス
22上のインターフェース群内で、パケット化されたデー
タを受信および送信することである。またプロセッサ・
バス12により、プロセッサ・バス12に結合されたインタ
ーフェースを用いて、プロセッサ10やその他のネットワ
ークおよびデバイスとの通信も行う。パケット・スイッ
チは、交通整理の役割をする。

第２図は、双方向バスにより接続された要素を含む、
パケット・スイッチ20の一例のブロック図である。プロ
セッサ・インターフェース26は、プロセッサ・バス12を
メモリ・インターフェース28に結合させている。メモリ
・インターフェースは、ランダム・アクセス・メモリ30
に結合され、メモリ30は、制御メモリ32とデータ・メモ
リ34とに分割されている。パケット・バス22は、パケッ
ト・バス・インターフェース36,入力制御機能38および
出力制御機能40により、メモリ・インターフェース28に
結合されている。

第２図に全体が説明されているパケット・スイッチ
は、パケット・スイッチの一般的な編成と機能とを説明
したものに過ぎず、本発明による方法の理解を助けるた
めだけのものである。当技術ではさまざまな種類のパケ
ット・スイッチが知られているので、パケット・スイッ
チの特定の動作や、内部機能の詳細あ説明しない。これ
は、本発明が特定のパケット・スイッチに制限されるも
のではないためである。一般に、パケット・スイッチの
機能は、状態機械（state machine）の実現によりハー
ドウェア内で達成することもできるし、あるいは、基本
的に、ソフトウェアの実現により達成することもでき
る。

第３図は、１タイム・スロット中にパケット・バス上
で送られる情報の典型的なフォーマットを示す。このフ
ォーマットは、ローカルバス制御情報，パケット・プリ
アンブル情報，パケット・ヘッダおよびパケット情報
（メッセージ・データ）の送信を示す。バス制御情報
は、パケット・バスに結合された１つのインターフェー
スのアドレスからなる。パケット・プリアンブルは同期
の目的のために与えられる。パケット・ヘッダについて
は、以下により詳細に解説する。パケット情報は使用者
間で通信される情報を表す。

第４図は、本発明による第３図に示されるパケット・
ヘッダ内に含まれる情報を示す。ヘッダには、仮想回路
識別，パケット長情報，中間目的地情報および有効性情
報が含まれる。仮想回路識別には、パケット・スイッチ
20内に含まれる仮想回路レジスタを指定する情報が含ま
れる。この要素に関する詳細な情報は、以下の図面に関
して与えられる。パケット長は、パケット情報の長さに
関する情報を持つ。目的地情報には中間目的地アドレス
情報が含まれる。有効性情報には、CRCデータ精度演算
に関わるデータが含まれる。

第５図は、本発明によるパケット取扱および編成方法
の一例を示す。本発明の解説のための実施例において
は、第３図で識別されたパケット情報がバッファ52Aな
いし52Cおよび54Aないし54Cに記憶される。これらのバ
ッファが、データ・メモリ34の部分を構成する。制御メ
モリ32は、第５図に示される他の要素に関わるコマンド
の記憶場所を提供する。これらの要素により、階層的に
パケットを編成および再編成する方法が容易になる。

仮想回路レジスタ42は、キュー制御ブロック44を指し
示す、すなわちアドレスする。各キュー制御ブロック
は、書き込みパケット記述子または読み込みパケット記
述子を指し示すことができる。図に示されるように、キ
ュー制御ブロック44は、パケット記述子46Aを指し示
す。

各パケット記述子は、書き込みバッファ記述子および
読み込みバッファ記述子を指し示すことができる。さら
に、もう１個のパケット記述子を指し示すことができ
る。図に示されるように、パケット記述子46Aは、バッ
ファ記述子48Aとパケット記述子46Nとを指し示してい
る。

バッファ記述子は、それぞれが、１個のバッファと次
の書き込みバッファ記述子および次の書き込みバッファ
記述子を指し示している。実施例の解説図では、バッフ
ァ記述子48Aないし48Cは、それぞれバッファ52Aないし5
2Cを指し示している。また、バッファ記述子48Aは、バ
ッファ記述子48Bを指し示し、48Bはバッファ記述子48C
を指し示して、それにより、連続チェーンまたはリンク
を形成する。バッファ記述子50Aないし50Cは、相互に、
またバッファ54Aないし54Cに関して同様に編成されてい
る。

これらの要素の機能をさらに説明する前に、この編成
の利点を説明することが、各要素の編成と機能との理解
に役立つと思われる。本発明の重要な点は、マイクロプ
ロセッサにより、実質的なデータ重複を必要とせずにパ
ケットを定義および再定義する場合の融通性のレベルを
改善することである。これは、一般的に、受信されたパ
ケットが分解されて、分離されたメモリ位置内に格納さ
れるアドレス可能性の階層を設けることにより達成され
る。送信されるパケットは、分離されたメモリ位置を順
次アドレスすることにより組み立てられる。

第６図は、超（ウルトラ）パケット・レベル・アドレ
スを構成する仮想回路レジスタ42の内容の実施例であ
る。図示されるように、これにはキュー制御ブロック・
アドレス56,最大パケット・サイズ情報58,仮想回路種別
識別子60,中央プロセッサ（CP）送信割り込みデータ62,
CP受信を割り込みデータ64および雑制御データ66が含ま
れる。アドレス56を利用して、キュー制御ブロック44を
指し示す。最大パケット・サイズのフィールドは、ある
仮想回路レジスタに関して受け取ることのできる最大の
パケットを識別する。これを安全装置として利用して、
パケットがメモリを更新しないようにすることができ
る。仮想回路種別データは、特定の仮想回路レジスタが
入力回路として有効であるのか、出力回路として有効で
あるのかを表す。CP送信および受信割り込みフィールド
は、CP割り込みを行うか否か、また行う場合はその優先
順位を決定する。雑制御データ・フィールドを用いて、
本発明による方法の個別の実行に関して役にたつその他
の制御情報を入れることができる。

第７図は、スーパー・パケット・レベル・アドレスを
構成するキュー制御ブロック44に関するフィールドを示
す。このキュー制御ブロックは、書き込みおよび読み込
みパケット記述子アドレス68,70よりなる。書き込みパ
ケット記述子アドレスは、受信されたパケットを書き込
む際に用いられるパケット記述子を指し示す。読み込み
パケット記述子アドレスは、送信されるパケットを読み
込む際に用いられるパケット記述子を指し示す。これら
のアドレスは、パケットが受信および送信されると更新
される。

第８図は、パケット・レベル・アドレスを構成するパ
ケット記述子46に関するフィールドを示す。各パケット
は、読み込みおよび書き込みバッファ記述子を指し示
す、１個の割り当てられたパケット記述子を有する。書
き込みバッファ記述子アドレス72は、パケットを受信す
るために用いられる第１バッファ記述子を指し示す。読
み込みバッファ記述子74は、パケットを送信するために
用いられる第１バッファ記述子を指し示す。次のパケッ
ト記述子アドレス76は、リング77（第５図参照）内の次
のパケット記述子を指し示すために用いられる。図示さ
れた実施例においては、パケット記述子46Aないし46N
が、それぞれの記述子が次の記述子を指し示すリングを
形成し、このとき最後のパケット記述子46Nは、第１
の、すなわち最初のパケット記述子46Aを指し示す。パ
ケット記述子は、メモリ内で次の隣接するパケット記述
子だけでなく、いずれのパケット記述子を指し示すこと
もできる点に留意されたい。さらに、このリングは１個
のパケット記述子だけで構成して、次のパケット記述子
アドレスがそれ自身のアドレスを指し示すようにするこ
ともできる。フレーム番号フィールド78は、パケットが
受信されたフレームを表す。フレーム位置フィールド80
は、パケット・プリアンブルの開始のフレーム内の位置
を表す。雑制御データ・フィールド82を利用して、パケ
ット記述子レベルに関する望ましいデータを記憶して、
特定の用例に用いることもできる。

第９図は、サブ・パケット・レベル・アドレスを構成
するバッファ記述子のフィールドを示す。バッファ・ア
ドレス・フィールド84には、バッファ記述子により指し
示されるバッファ内の第１バイトのアドレスが含まれ
る。図示された例では、バッファ記述子48Aには、バッ
ファ52Aに含まれる第１バイトを指し示すバッファ・ア
ドレスが含まれることもある。次に書き込みバッファ記
述子アドレス・フィールド86を用いて、パケットの書き
込みに用いられる次のバッファ記述子が指し示される。
同様に、次の読み込みバッファ記述子アドレス・フィー
ルド88を用いて、パケットの読み込みに用いられる次の
バッファ記述子が指し示される。データ・フィールド90
の量は、すでに使われたバッファの量を示す。バッファ
・サイズ・フィールド92は、バッファの絶対的なサイズ
を示す。雑制御データ・フィールド94には、特定の実行
例のためのバッファ記述子レベルに関する有用なデータ
が含まれることがある。例えば、雑データ・フィールド
94には、パケットの終点を表すフラッグが含まれること
もある。

中央プロセッサが、仮想回路レジスタ，キュー制御ブ
ロック，パケット記述子，バッファ記述子およびバッフ
ァの管理を行う。中央プロセッサがこのような編成階層
に関してフィールドやメモリの管理を行い、パケットの
受信，記憶および再送信を行うには多くの方法があるこ
とは、当業者には明かであろう。例えば、キュー制御ブ
ロックを用いて、ある１組のパケット記述子を指し示
し、そのパケット記述子によりある１組のバッファ記述
子を指し示すようにすることができる。キューにパケッ
トを追加または削除するには、書き込みバッファ記述子
アドレス72（パケットを受信する場合）を、または読み
込みバッファ記述子アドレス74（パケットを送信する場
合）を変更すればよい。

別の方法では、各パケットに専用の組のバッファ記述
子をもたせて、この記述子が専用のパケット記述子を持
つようにしてもよい。キューにパケットを追加または削
除するには、次のパケット記述子アドレス76を変更し
て、任意の順序でパケット記述子を指し示すことによ
り、パケット記述子を、パケット記述子リングに追加ま
たは削除すればよい。これらの方法は単に説明のための
ものであり、本発明の方法により、設計者がパケット送
信を制御することのできる大きな融通性を示すものであ
る。

以下に、本発明の方法によるその他の利点をいくつか
解説する。仮想回路レジスタはそれぞれ、１個のキュー
制御ブロックしか指し示すことができないが、複数の仮
想回路レジスタが同じキュー制御ブロックを指し示すこ
とができる。同一の、あるいは実質的に同様の複数のパ
ケットが用いられる場合は、これが望ましい。パケット
間の差異を異なるバッファに記憶させ、パケットの共通
の内容を共通の組のバッファに記憶することもできる。
CPによって、次の読み込みバッファ記述子アドレス88を
それに応じて変更して、多少異なっているパケットに関
してバッファの適切な順序を指し示すこともできる。

キュー制御ブロック内の読み込みおよび書き込みアド
レスにより、同一の仮想回路レジスタが、パケットの受
信と送信とを行うことができるようにするもとも可能で
ある。これは、必要な仮想回路レジスタの数を保存し、
受信サイクルと送信サイクルとの間の繰り返しのデータ
転送を最小限に抑える。

各パケット記述子は、特定のパケットを定義する。パ
ケット記述子の重要な側面は、アドレス76を介して次の
パケット記述子を指し示し、複数のパケットをそれぞれ
指し示すパケット記述子の円形のリングを形成すること
ができることである。リングのサイズ、すなわち、連続
して識別することのできるパケットの数は、制御メモリ
32およびデータメモリ34内で利用することのできる最終
的なメモリ容量によってのみ制約を受ける。パケット記
述子レベル以下のものは、すべてある１個のパケットに
関連するので、CPは、パケットを再送信できるようにす
るために余分なデータを移動させる必要はない。このた
め、受信されたパケットのすべてとは言わないまでも、
多くのパケットを再送信しなければならない、パケット
繰り返し装置に利用されたとき特に、大きな利点を提供
する。

バッファ記述子により、複数の固定サイズのバッファ
を経済的に利用することができる。複数のバッファは、
バッファ記述子によりリンクさせることができるので、
共通情報または繰り返し情報、または制御データを選択
されたバッファ内に記憶して、必要に応じて関連バッフ
ァ記述子をアドレスし、その次の（読み込みまたは書き
込み）バッファ記述子アドレスを変更することにより、
必要なときに組み込むことができる。例えば、同期デー
タからなるよく用いられるパケット・プリアンブルを、
あるバッファに記憶して、そのバッファが複数のバッフ
ァ記述子によりアドレスされ、それによって、共通デー
タに多重アクセスを行うことができる。これは、バッフ
ァ内にある情報を恒久的に記憶させて、後から作成され
たパケット内で適切な手順でバッファから直接その情報
を読み込むことにより再利用することができるという利
点も持つ。

本発明の実施例が解説および図示されたが、本発明の
範囲は以下の請求項により定義される。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ブッチョルズ，デール・アール アメリカ合衆国イリノイ州パラティン、 イースト・アンダーソン・ドライブ1441 (72)発明者 ホワイト，リチャード・イー アメリカ合衆国イリノイ州キャリー、ミ ルフォード・ストリート980 (72)発明者 チャン，ハンクン・ジェイ アメリカ合衆国イリノイ州シャンバー グ、キャンボーン・レーン1609 (72)発明者 ノーラン，マイケル・ピー アメリカ合衆国イリノイ州レイク・ザー リッシュ、トレーシー・ドライブ1239 (56)参考文献 特開 昭61−65649（ＪＰ，Ａ) 特開 昭61−56545（ＪＰ，Ａ) 特開 昭61−262339（ＪＰ，Ａ) 特開 昭61−118047（ＪＰ，Ａ)

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】制御データおよびメッセージデータを持つ
   パケットを使用してデータ通信が行われる情報システム
   におけるパケット通信方法であって： 前記メッセージデータを第１メモリに、前記制御データ
   を少なくとも第２メモリに記憶する段階； 各パケットを定義するために階層的アドレスプロトコル
   を用いる段階であって、そのプロトコルは各パケットに
   対するパケットレベルのブロックアドレスを行い、受信
   されたパケットの少なくともメッセージデータは前記第
   １メモリの選択されたメモリ位置に記憶され、前記第１
   メモリの前記選択されたメモリ位置に記憶されたメッセ
   ージデータのみを用いて送信される、ところの段階； 前記パケットレベルのブロックアドレスのいくつかをリ
   ンクして、各々がそれぞれに対応する連続パケットを指
   し示す一続きのパケットアドレスを形成する段階；およ
   び 一続きのパケットの送信に先立って、前記いくつかのパ
   ケットレベルのブロックアドレスのリンクを変更するこ
   とで、送信されるパケットのシーケンスを、パケットメ
   ッセージデータを複製することなしに、受信されたパケ
   ットシーケンスとは異なるように定義することを可能に
   する段階； を含むことを特徴とする方法。
2. 【請求項２】制御データおよびメッセージデータを持つ
   パケットを使用してデータ通信が行われる情報システム
   におけるパケット通信方法であって： 前記メッセージデータを第１メモリに、前記制御データ
   を少なくとも第２メモリに記憶する段階；および 各パケットを定義するために階層的アドレスプロトコル
   を用いる段階であって、各パケットは一組のバッファ記
   述子群を持ち、また逆に各バッファ記述子群の各組は一
   のパケット記述子を持ち、そのプロトコルは各パケット
   に対するパケットレベルのブロックアドレスを行い、受
   信されたパケットの少なくともメッセージデータは前記
   第１メモリの選択されたメモリ位置に記憶され、前記第
   １メモリの前記選択されたメモリ位置に記憶されたメッ
   セージデータのみを用いて送信される、ところの段階； を含むことを特徴とする方法。
3. 【請求項３】制御データおよびメッセージデータを持つ
   パケットを使用してデータ通信が行われる情報システム
   におけるパケット通信方法であって： 前記メッセージデータを第１メモリに、前記制御データ
   を少なくとも第２メモリに記憶する段階； 各パケットを定義するために階層的アドレスプロトコル
   を用いる段階であって、そのプロトコルは各パケットに
   対するパケットレベルのブロックアドレスを行い、受信
   されたパケットの少なくともメッセージデータは前記第
   １メモリの選択されたメモリ位置に記憶され、前記第１
   メモリの前記選択されたメモリ位置に記憶されたメッセ
   ージデータのみを用いて送信される、ところの段階；お
   よび 前記パケットレベルのブロックアドレスのいくつかをリ
   ンクして、各々がそれぞれに対応する連続パケットを指
   し示す一続きのパケットアドレスを形成する段階； を含み、前記いくつかのパケットレベルのブロックアド
   レスの最後のものは、前記いくつかのパケットレベルの
   ブロックアドレスの最初のものにもリンクされリングを
   形成する、ところの方法。
4. 【請求項４】前記プロトコルは、各パケットの前記メッ
   セージデータの少なくとも一部分を選択するために、サ
   ブパケットレベルのブロックアドレスを用いる、ことを
   特徴とする請求項１乃至３記載の方法。
5. 【請求項５】パケットを利用してデータ通信を行う情報
   システムにおける、パケットスイッチであって： 前記パケットを記憶する第１メモリと、前記パケットの
   ためのパケットレベルのブロックアドレスを記憶するた
   めの第２メモリ； 階層的アドレスプロトコルを用いて各パケットのための
   パケットレベルのブロックアドレスを行う手段であっ
   て、受信されたパケットの少なくともメッセージデータ
   は前記第１メモリの選択されたメモリ位置に記憶され、
   前記第１メモリの前記選択されたメモリ位置に記憶され
   たメッセージデータのみを用いて送信される、ところの
   手段； 前記第２メモリ中の前記パケットレベルのブロックアド
   レスのいくつかをリンクして、各々がそれぞれに対応す
   る前記第１メモリ中の連続パケットを指し示す一続きの
   パケットアドレスを形成する手段であって、前記いくつ
   かのパケットレベルのブロックアドレスの最後のもの
   は、前記いくつかのパケットレベルのブロックアドレス
   の最初のものにもリンクされ、前記第２メモリ中にリン
   グを形成する、ところの手段； 前記第２メモリ中のパケットレベルのブロックアドレス
   に対応する前記第１メモリ中のパケットのキュー；およ
   び 所望のシーケンスにおけるパケットを指し示す次のパケ
   ットアドレスを変更することによって前記リングに対応
   するパケットアドレスを加えたり、削除したりすること
   により、前記キューにパケットを加えたり、削除したり
   する手段； から構成されることを特徴とするパケットスイッチ。
6. 【請求項６】パケットを利用してデータ通信を行う情報
   システムにおける、パケットスイッチであって： 中央処理装置（10）と通信するための第１バス（12）
   と、通信インターフェイス（24）と通信するための第２
   バス（22）； 前記バスの一つから受信したパケットを記憶する第１メ
   モリ、前記パケットのためのパケットレベルのブロック
   アドレスを記憶する第２メモリ； 階層的アドレスプロトコルを用いて各パケットに対する
   パケットレベルのブロックアドレスを行う手段であっ
   て、前記バスの一つから受信されたパケットの少なくと
   もメッセージデータは前記第１メモリの選択されたメモ
   リ位置に記憶され、前記第１メモリの前記選択されたメ
   モリ位置に記憶されたメッセージデータのみを用いて前
   記バスのもう一方において送信される、ところの手段； 前記第２メモリ中の前記パケットレベルのブロックアド
   レスのいくつかをリンクして、各々がそれぞれに対応す
   る前記第１メモリ中の連続パケットを指し示す一続きの
   パケットアドレスを形成する手段であって、前記いくつ
   かのパケットレベルのブロックアドレスの最後のもの
   は、前記いくつかのパケットレベルのブロックアドレス
   の最初のものにもリンクされ、前記第２メモリ中にリン
   グを形成する、ところの手段； 前記第２メモリ中のパケットレベルのブロックアドレス
   に対応する前記第１メモリ中のパケットのキュー；およ
   び 所望のシーケンスにおけるパケットを指し示す次のパケ
   ットアドレスを変更することによって前記リングに対応
   するパケットアドレスを加えたり、削除したりすること
   により、前記キューにパケットを加えたり、削除したり
   する手段； から構成されることを特徴とするパケットスイッチ。