JPH0548942B2 - - Google Patents

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JPH0548942B2
JPH0548942B2 JP61088805A JP8880586A JPH0548942B2 JP H0548942 B2 JPH0548942 B2 JP H0548942B2 JP 61088805 A JP61088805 A JP 61088805A JP 8880586 A JP8880586 A JP 8880586A JP H0548942 B2 JPH0548942 B2 JP H0548942B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置のワイヤーボンデイング
構造に関する。
〔従来の技術〕
従来多くのボンデイングパツドを有する大型の
半導体素子（以後チツプと呼ぶ）、例えばチツプ
径10〜12mm角でボンデイングパツド数200個程度
のチツプをパツケージアイランドに固着してワイ
ヤーボンデイングする構造において、チツプのボ
ンデイングパツドピツチ寸法は、パツケージのワ
イヤー接続されるパターン（以後ボンデイングス
テツチと呼ぶ）のピツチ寸法よりも小さい為に、
ワイヤーボンデイングされた状態は、パツドから
ステツチに向つて放射状にワイヤーボンデイング
する方法が一般的な方法となつていた。この方法
を詳細に説明する為に第４図、第５図、第６図を
用いて説明する。第４図は従来方法の平面図、第
５図はその断面図、第６図はチツプズレした場合
の平面図である。
まずチツプ径10〜12mm角、ボンデイングパツド
数200個程度のチツプの場合パツケージ１のキヤ
ビテイ２とボンデイング前列ステツチ３と後列ス
テツチ３′の関係は、第４，５図を参照すると分
かる様にキヤビテイ径はチツプ径よりもスクラブ
する余裕の為に１〜３mm大きくしてある。チツプ
４のボンデイングパツド５の寸法は、パツドピツ
チ寸法180〜200μmパツド径120μm角が一般的で
ある。しかし、ボンデイング前・後列ステツチ
３，３′の寸法はピツチ500μm、ステツチ幅
300μmが必要である。この理由は第４図、第５図
を参照すると分かる様にパツケージの多ピン化に
対応する為に前・後列ステツチ３，３′にしてス
テツチ数の増加をはかり、かつ従来方法は二段ス
テツチであつたためにステツチパターンの印刷ズ
レ及びグリーンシートの積層ズレが100〜200μm
の相対的ズレとしてロツト内又はロツト間で発生
していた為である。即ちこの様なパツケージを使
用して自動ワイヤーボンダーでボンデイング作業
するとワイヤーがステツチからはずれてボンデイ
ングできないものが相当な割合で発生する。その
為前述の相対的ズレを吸収して量産可能とする為
にはステツチ幅は300μm幅が必要である。
一方チツプのパツド寸法は120μm角であるにも
かかわらず同じワイヤーボンダーを使用してパツ
ド５から大きくはずれる事なくボンデイングでき
る理由はチツプのパツド精度は数μmのオーダー
で再現性良く作られているからである。
以上に述べた様に千鳥形状の相対的なボンデイ
ングステツチピツチ250μmに対してパツドピツチ
は180〜200μmでありステツチピツチが広い為に
ボンデイングの形状はどうしても放射状にならざ
るを得ない。そしてこの様な放射状ワイヤーボン
デイングは次の様な欠点を生じる。即ちダイホン
ド作業においてはキヤビテイにAnSiロウ材を敷
いてからコレツトに吸着したチツプをロウ材に接
触させた後機械的にスクラブを掛けるのでキヤビ
テイに対して0.3〜0.5mm位のズレがある割合で発
する。
その結果、第６図に示す様にキヤビテイ２に対
してチツプ４が左側にズレ場合に隣接するボンデ
イングワイヤー６同志が近ずいて接触しそうにな
つたり、又は交叉したりする事が発生する。この
様なチツプズレの発生とこれによつて起るワイヤ
ーのシヨート、交叉は製品の品質を下げる欠点を
持つていた。
〔発明が解決しようとする問題点〕
上記の様に放射状でしかも２段にボンデイング
された構造の従来の半導体装置においては、ボン
デイングパツドが200個程度でも上述した問題点
が多発する。今後更に大型チツプ化、多ピン化が
進んで300〜400pinになると実際上記構造では製
品がつくれなくなる。
本発明の目的は、上記欠点を除去して従来より
まして多ピン大型チツプの半導体装置を高歩留り
で製造し、かつ信頼性の良い製品を提供する事に
ある。
〔問題点を解決するための手段〕
本発明の半導体装置は、ボンデイングステツチ
ピツチをボンデイングパツドピツチと同寸法と
し、かつボンデイングステツチは千鳥形状である
が同平面に設け印刷ズレ、セラミツクの積層ズレ
をなくした構造を有する。この様な構造にする事
によつてワイヤーボンデイングは隣接ワイヤーが
平行な状態でボンデイングされるのでチツプが多
少ズレでもワイヤーが交叉することがない。又ス
テツチピツチ寸法が縮小化されるので多ピン化が
可能となる。
〔実施例〕
次に本発明の実施例を図面を用いて説明する。
第１図は本発明の平面図、第２図はその断面
図、第３図はチツプズレが起つた場合のワイヤー
ボンデイング状態の平面図である。
まずパツケージ１のキヤビテイ２が設けられて
おり、キヤビテイ２の周辺から外側に向つてボン
デイングステツチ３，３′が同一平面上に設けら
れている。このボンデイングステツチは、前列ス
テツチ３と後列ステツチ３′に分けてお互いのピ
ツチは同一ピツチで半ピツチずつずらして配置し
てある。前・後列ステツチのピツチはチツプ４の
ボンデイングパツド５のピツチの２倍にして前後
列に対して交互にボンデイングするとボンデイン
グステツチピツチは相対的にパツド５のピツチと
同じになる。ゆえにステツチ３，３′からパツド
５には平行状態にボンデイングされる。実例を具
体的な寸法で述べるならば、チツプ４のサイズ
12.5mm角キヤビテイ２のサイズ14mm角、パツドピ
ツチ150mm、ステツチピツチ300μm、ステツチ幅
200μ相対ステツチピツチ150μmである。この様な
寸法であるならばパツド５の総数は約404個、ス
テツチ数も412〜420個設けることができる。ここ
でステツチ幅を200μmに縮少してボンデイングで
きる理由は同一平面に一回で前後列ステツチを印
刷するので前後列の印刷ズレと積層ズレがない為
にロツト内、ロツト間のバラツキが従来よりも大
幅に改良されたためである。
第３図はダイボンド作業においてチツプズレが
発生したものを第１図に示すズレのないもののボ
ンデイング座標でワイヤーボンデイングした平面
図である。
本発明のワイヤーボンデイング構造の特徴は、
上述したように積層ズレ、印刷ズレがないので従
来よりステツチピツチ、ステツチ幅を細くでき、
従つて同じキヤビテイ寸法でより多くの本数を設
けることができる。更にチツプズレに対してのワ
イヤーボンデイング状態は第３図に示す様にワイ
ヤー同志が交叉するものはなく前・後列ステツチ
のボンデイング座標の設定のし方でほとんど問題
のないワイヤーボンデイングができる。
〔発明の効果〕
以上詳細に説明したように本発明は同一平面上
に前・後列にステツチを半ピツチずらして同時に
印刷する方法であるから印刷ズレ、積層ズレがな
くなる。その為にステツチパターンの精度がロツ
ト内、ロツト間でのバラツキが非常に少なくな
る。従つてステツチのピツチ及び幅を従来の1/2
位に縮小できるので実際にはパツドピツチと同等
とすることができる。従つてボンデイング状態は
各ワイヤー同志が平行にボンデイングされるので
多少のチツプズレがあつたとしてもワイヤー同志
が交叉することがない。又ステツチピツチと幅を
１／２に縮小できるので多ピン化が容易で400ピン位
まで可能である。以上のように今後の多ピン化に
大きな効果がある。
【図面の簡単な説明】
第１図は本発明の平面図、第２図はその断面
図、第３図はチツプズレした状態のワイヤーボン
デイング状態の平面図、第４図は従来のワイヤー
ボンデイング状態の平面図、第５図はその断面
図、第６図はチツプズレした状態の従来方法のワ
イヤーボンデイング状態の平面図である。 １……パツケージ、２……キヤビテイ、３……
ボンデイング前列ステツチ、３，３′……ボンデ
イング後列ステツチ、４……チツプ、５……ボン
デイングパツド、６……ボンデイングワイヤ。

Claims (1)

    【特許請求の範囲】
  1. １ 半導体容器に搭載された半導体素子に所定の
    ピツチで設けられた複数のボンデイングパツドを
    前記半導体容器に設けられた複数のステツチの対
    応するステツチにワイヤでそれぞれ接続した半導
    体装置において、前記半導体容器は前記半導体素
    子が搭載される第１の平面部分、この第１の平面
    部分と異なる平面部分であつて前記複数のステツ
    チが形成された第２の平面部分およびこれら第１
    および第２の平面部分を連絡する側壁面部分を有
    し、前記複数のステツチは前記所定のピツチの倍
    のピツチをもつて形成された複数の前列ステツチ
    とこの前列ステツチと同一のピツチでかつ前列ス
    テツチとは半ピツチずつずらして形成された複数
    の後列ステツチとを共に前記第２の平面部分上に
    有し、前記複数の前列および後列ステツチの各々
    のステツチ幅は前記所定のピツチよりも大きく形
    成されており、さらに、前記複数の後列ステツチ
    の各々はそれらのステツチ幅を狭くすることなく
    前記半導体素子側とは反対側に延在形成され、前
    記複数の前列ステツチの各々はそれらのステツチ
    幅を狭くすることなく前記側壁面部分上を介して
    前記半導体容器内部に延在形成されていることを
    特徴とする半導体装置。
JP61088805A 1986-04-16 1986-04-16 半導体装置 Granted JPS62244145A (ja)

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JP61088805A JPS62244145A (ja) 1986-04-16 1986-04-16 半導体装置

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JP61088805A JPS62244145A (ja) 1986-04-16 1986-04-16 半導体装置

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JPS62244145A JPS62244145A (ja) 1987-10-24
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59159555A (ja) * 1983-03-03 1984-09-10 Yamagata Nippon Denki Kk 半導体装置

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JPS5881940U (ja) * 1981-11-26 1983-06-03 カシオ計算機株式会社 半導体素子の取付構造

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JPS59159555A (ja) * 1983-03-03 1984-09-10 Yamagata Nippon Denki Kk 半導体装置

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JPS62244145A (ja) 1987-10-24

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