JPH0548635B2 - - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はジヨセフソン集積回路の構造に関する
ものである。ジヨセフソン接合素子を利用したジ
ヨセフソン集積回路はその高速性のため、超大型
コンピユータの構成要素として期待されている。
高速のジヨセフソン集積回路を実現するためには
ジヨセフソン接合素子の高速性を生かしたデバイ
ス設計を行う必要がある。中でも超電導線路の持
つインダクタンスは高速化を妨げる大きな要因と
なつており、インダクタンスを下げられるデバイ
ス構造が望まれている。ジヨセフソン集積回路に
用いられる超電導配線は、通常多層配線される。
配線のインダクタンスを下げるためにはできるだ
け基準電位層であるグランドプレーンに近い位置
に配置する事が望ましい。この配線の低インダク
タンス化は特にメモリ動作を高速化するために非
常に重要である。

（従来技術とその問題点） 第４図は従来のジヨセフソン集積回路を説明す
るための図である。第４図ａはジヨセフソン集積
回路の一例を示す平面図で、ｂはａのCC′部分の
断面図である。図に示されているように該回路は
グランドプレーン４７の上部に第１の絶縁層４８
を介して基部電極４０、対向電極４１、トンネル
障壁層４２より形成されるジヨセフソン接合４３
と、該ジヨセフソン接合間を分離する役割をもつ
絶縁層４９をはさんで配置された基部配線４４と
対向配線４５とから構成される。該基部配線４４
の一部は前記基部電極４０と接続され該対向配線
４５の一部は前記対向電極４１と接続される。該
回路を実現するプロセスは例えばアイ・イー・イ
ー・イー・トランザクシヨン・オン・マグネテイ
クス（IEEE Transaction on Magnetics）
MAG19巻３号827〜831に詳しい。このプロセス
はウエハー上にスパツタなどの手段で成膜し、ド
ライエツチング技術等を用いてパターニングする
等の工程を含む。

対向配線４５と基部配線４４とはコンタクト部
４６を通して接続される。また基部配線４４と基
部電極４０とは連続して成膜された後、別々にパ
ターニングされる。また別々に成膜され、別々に
パターニングされる場合もある。絶縁層４８，４
９にはSiO膜などが用いられる。ジヨセフソン集
積回路においては多層配線が用いられている。イ
ンダクタンスを下げるという点から、各配線はで
きるだけグランドプレーンに近い位置で配線され
る事がのぞましい。しかしながら対向配線４４は
グランドプレーンからかなり高い所に位置される
ため、インダクタンスを下げる事がむづかしい。
例えばグランドプレーン・基部配線間の絶縁層４
８の厚さを200nｍ、ジヨセフソン接合を分離す
る絶縁層４９の厚さを500nｍ、また基部配線、
対向配線の線巾を3μｍとした時、対向配線のイ
ンダクタンスは基部配線の約２倍になる。これら
の事から従来のジヨセフソン数席回路の構造では
おのずと高速化に限度があつた。

（発明の目的） 本発明の目的は上記従来例の問題点を解決する
ためのジヨセフソン集積回路を提案する事にあ
る。

（発明の構成） 本発明は、少なくとも、超電導層よりなるグラ
ンドプレーンの上部に第１の絶縁層を介して、複
数層の超電導配線と、該超電導配線の各層を絶縁
する配線絶縁層と、基部電極、対向電極がトンネ
ル障壁層を介して結合した構造を有する複数のジ
ヨセフソン接合素子と、該ジヨセフソン接合素子
間を分離する第２の絶縁層とが配置されたジヨセ
フソン集積回路において、前記ジヨセフソン接合
の基部電極と電気的に直接接続された基部配線の
下部でかつ上記第１の絶縁層の上部に前記複数層
の超電導配線の一層となる下部配線が配置される
事を特徴とするジヨセフソン集積回路である。

（発明の構成の詳細な説明） 超電導配線の自己インダクタンスは単位電流を
流した時に蓄えられる磁気的エネルギーで決ま
る。今、配線とグランドプレーン間の絶縁膜の厚
さをto、配線の巾をＷとすると、自己インダクタ
ンスＬは、超電導体中λ_Lまで磁界が侵入している
事を考慮して、Ｌ＝μ（to＋2λ_L）／Ｗで近似でき
る。（ただし、μは透磁率、配線の厚さtsはts≫
λ_Lとする。）つまり、層間の絶縁膜が厚くなると
インダクタンスは大きくなる。特に微細化が進
み、Ｗが小さくなるとさらにインダクタンスは増
し、高速化の妨げになる。インダクタンスを下げ
るために配線層をできるだけグランドプレーンに
近い位置に配置する必要がある。

本発明はジヨセフソン接合を分離する絶縁層の
下部に多層配線を形成し、ジヨセフソン集積回路
における配線のインダクタンスを下げ、高速化を
可能としたジヨセフソ集積回路である。

以下、図面を用いて本発明を説明する。

実施例 １ 第１図は本発明の第１の実施例を説明するため
の図である。第１図ａは、第１の実施例の平面図
を示したもので、第１図ｂは第１図ａのAA′にお
ける断面図である。本回路はグランドプレーン１
７の上部に第１の絶縁層１９を介して下部配線１
４、基部配線１５と基部電極１０、対向電極１
１、トンネル障壁層１２から成るジヨセフソン接
合１３と、その一部を対向電極と接続する対向配
線１６と、該ジヨセフソン接合を分離する第２の
絶縁層２１と、下部配線１４基部配線１５とを絶
縁する配線絶縁層２０とから構成される。上記基
部配線１４の一部と基部電極は接続されている。
またコンタクト部１８において対向配線１６は下
部配線１４と接続される。下部配線１４は、ジヨ
セフソン接合１３の部分に段差を与えない目的
で、第２の絶縁層２１の下部に、ジヨセフソン接
合１３の直下を避けて配置されている。各絶縁層
１９，２０，２１はSiO膜またはシリカフイルム
膜または金属酸化膜等から構成される。それぞれ
の厚さは例えば絶縁層１９，２０，２１に対し
て、それぞれ200nｍ、200nｍ、500nｍ等である。
本回路を実現するプロセスには従来例で述べた如
くのプロセスを用いる事ができる。各配線、コン
タクトホールのパターニングにはドライエツチン
グ技術を用いる。また基部配線１５と基部電極１
０とは連続的に成膜し、別々にパターニングする
事も別々に成膜、パターニングする事も可能であ
る。本回路においては下部配線１４と、基部配線
１５で、回路の配線を実現することが可能であ
り、対向配線１６をできるだけ短くする事が可能
である。

第２図は、配線自己インダクタンスの、グラン
ドプレーンとの絶縁膜の厚さ依存性の計算結果示
したもので、線巾がパラメータである。

第２図に示される如く、配線のインダクタンス
はグランドプレーンとの間に介在する絶縁膜の厚
さにほぼ比例して増加する。また微細化が進み配
線が細くなるに従い、インダクタンスは増加す
る。今、配線の巾を3μｍ、各絶縁層の厚さを前
述の如く仮定すると下部配線、基部配線、対向配
線はそれぞれ点１２１，１２２，１２３に示すよ
うな自己インダクタンスを持つ。対向配線の自己
インダクタンスは下部配線の自己インダクタンス
の1.75倍である。従つて回路の配線の大部分を下
部配線１４と基部配線１５で構成する事により配
線のインダクタンスを大幅に下げる事が可能であ
り、回路の高速化が図られる。また配線の微細化
が進むにつれ、下部配線層で配線する事によるイ
ンダクタンス低下の効果が著しく大きくなる。

実施例 ２ 第３図は本発明の第２の実施例を説明するため
の図である。第３図ａは、第２の実施例の平面図
を示したもので、第３図ｂは第３図ａのBB′にお
ける断面図である。本回路はグランドプレーン３
７の上部に第１の絶縁層３９を介して下部配線３
４、基部配線３５と、基部電極３０、対向電極３
１、トンネル障壁層３２から成るジヨセフソン接
合３３とその一部を対向電極と接続する対向配線
３６と制御線５３と、該ジヨセフソン接合を分離
する第２の絶縁層５１と、下部配線３４と基部配
線３５とを絶縁する配線絶縁層５０と、対向配線
３６と制御線５３とを、絶縁する絶縁層５２とか
ら構成される。上記基部配線の一部と基部電極は
接続されている。またコンタクト部３８において
対向配線３６と制御線５３は下部配線３４と接続
される。第１の実施例と同様、下部配線３４は第
２の絶縁層５１の下部に配置され、ジヨセフソン
接合３３の直下には存在しない。各絶縁層３９，
５０，５１，５２はSiO膜またはシリカフイルム
膜または金属酸化膜等から構成される。それぞれ
の厚さは例えば絶縁層３９，５０，５１，５２に
対して、それぞれ200nｍ200nｍ、500nｍ、400n
ｍ等である。

本回路を実現するプロセスには、従来例で述べ
た如くのプロセスを用いる事ができる。各配線、
コンタクトホールのパターニングにはドライエツ
チング技術を用いる。また基部配線３５と基部電
極３０とは同時に成膜し、別別にパターニングす
る事も別々に成膜、パターニングする事も可能で
ある。本回路においては下部配線３４と、基部配
線３５で、回路の配線を実現することが可能であ
り、対向配線３６及び制御線による配線を必要最
小限にする事が可能である。

今、配線の巾を3μｍ、各絶縁層の厚さを前述
の如く仮定すると下部配線、基部配線、対向配線
制御線は、それぞれ第２図に示す点１２１，１２
２，１２３，１２４の自己インダクタンスを持
つ。対向配線の自己インダクタンスは下部配線の
自己インダクタンスの1.75倍、制御線の自己イン
ダクタンスは2.08倍である。従つて回路の配線の
大部分を下部配線３４と基部配線３５で構成する
事は配線のインダクタンスを大幅に下げる事が可
能であり、回路の高速化が図られる。また配線の
微細化が進むにつれ、下部配線層で配線する事が
重要になる。

以上、第１、第２の実施例においては、複数層
の超電導配線として、下部配線と基部配線から成
る２層の配線例を示したが、３層以上に拡張した
他の実施例も本発明に含まれ、本発明の効果が得
られる。

（発明の効果） 本発明によれば下部配線と基部配線等のジヨセ
フソン接合を分離する絶縁層の下部にある複数層
配線により、グランドプレーンに近い位置で配線
を構成する事が可能であり、配線のインダクタン
スの低下がはかられる。このためジヨセフソン接
合の高速性を充分生かした、ジヨセフソン集積回
路を実現できる効果が得られる。特にキヤツシユ
メモリの高速化に対する効果が著しい。

【図面の簡単な説明】

第１図、第２図、第３図は各々本発明による第
１、第２の実施例を説明するための図で、第１図
ａ，ｂは各々第１の実施例の平面図と断面図、第
２図は自己インダクタンスの絶縁膜の厚さ依存
性、第３図ａ，ｂの各々は第２の実施例の平面図
と断面図である。第４図は本発明の従来例を説明
するための図でａは平面図でｂは断面図である。 それぞれの図において１０，３０，４０……基
部電極、１１，３１，４１……対向電極、１２，
３２，４２……トンネル障壁層、１３，３３，４
３……ジヨセフソン接合、１４，３４……下部配
線、１５，３５，４４……基部配線、１６，３
６，４５……対向配線、１７，３７，４７……グ
ランドプレーン、１８，３８，４６……コンタク
ト部、１９，３９，４８……第１の絶縁層、２
０，５０……配線絶縁層、２１，５１……第２の
絶縁層、４８，５２……絶縁層、１２１，１２
２，１２３，１２４……線巾3μｍの時の下部配
線、基部配線、対向配線、制御線の自己インダク
タンスを示す点を示す。

Claims (1)

【特許請求の範囲】
1. １ 少なくとも、超電導層よりなるグランドプレ
   ーンの上部に第１の絶縁層を介して、複数層の超
   電導配線と、該超電導配線の各層間を絶縁する配
   線絶縁層と、基部電極、対向電極がトンネル障壁
   層を介して結合した構造を有する複数のジヨセフ
   ソン接素子と、該ジヨセフソン接合素子間を分離
   する第２の絶縁層とが配置されたジヨセフソン集
   積回路において、前記ジヨセフソン接合の基部電
   極と電気的に直接接続された基部配線の下部でか
   つ上記第１の絶縁層の上部に前記複数層の超電導
   配線の一層となる下部配線が配置される事を特徴
   とするジヨセフソン集積回路。