JPH0322711B2 - - Google Patents
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- JPH0322711B2 JPH0322711B2 JP60195946A JP19594685A JPH0322711B2 JP H0322711 B2 JPH0322711 B2 JP H0322711B2 JP 60195946 A JP60195946 A JP 60195946A JP 19594685 A JP19594685 A JP 19594685A JP H0322711 B2 JPH0322711 B2 JP H0322711B2
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- etching mask
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N69/00—Integrated devices, or assemblies of multiple devices, comprising at least one superconducting element covered by group H10N60/00
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N60/00—Superconducting devices
- H10N60/01—Manufacture or treatment
- H10N60/0912—Manufacture or treatment of Josephson-effect devices
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ジヨセフソン集積回路の製造方法に
関し、より詳しくは接合構成層をエツチングで加
工することによりジヨセフソン接合の形成を行う
ジヨセフソン集積回路の製造方法に関する。
関し、より詳しくは接合構成層をエツチングで加
工することによりジヨセフソン接合の形成を行う
ジヨセフソン集積回路の製造方法に関する。
（従来技術とその問題点）
接合構成層をエツチングで加工することにより
形成を行うジヨセフソン接合の製造方法として
は、アプライドフイジツクスレター第42巻５号
1983年472ページ（ガービツチ他）（Applied
Physics Letters、Vol.42、NO.5P472（1983）M.
Gurvitch et.al.）にあるSNEP（selective
niobium etching process）と呼ばれる方法があ
る。
形成を行うジヨセフソン接合の製造方法として
は、アプライドフイジツクスレター第42巻５号
1983年472ページ（ガービツチ他）（Applied
Physics Letters、Vol.42、NO.5P472（1983）M.
Gurvitch et.al.）にあるSNEP（selective
niobium etching process）と呼ばれる方法があ
る。
第３図に通常のSNEPによるジヨセフソン接合
の製造方法を示す。まず基板２１の全面にニオブ
系金属からなる下部電極２２、トンネル障壁層２
３、ニオブ金属からなる上部電極２４からなる接
合構成層を形成する。次に接合構成層の残すべき
部分にフオトレジスト等で第１のエツチングマス
ク２５を形成する（第３図Ａ）。第１のエツチン
グマスクで覆われていない接合構成層をエツチン
グで除去する（第３図Ｂ）。第１のエツチングマ
スクを除去した後、フオトレジスト等からなる接
合領域規定用の第２のエツチングマスク２６でジ
ヨセフソン接合領域を覆う（第３図Ｃ）。前記接
合領域規定用の第２のエツチングマスク２６で覆
われていない部分の接合構成層の上部電極２４を
エツチングで除去し、ジヨセフソン接合を形成す
る（第３図Ｄ）。
の製造方法を示す。まず基板２１の全面にニオブ
系金属からなる下部電極２２、トンネル障壁層２
３、ニオブ金属からなる上部電極２４からなる接
合構成層を形成する。次に接合構成層の残すべき
部分にフオトレジスト等で第１のエツチングマス
ク２５を形成する（第３図Ａ）。第１のエツチン
グマスクで覆われていない接合構成層をエツチン
グで除去する（第３図Ｂ）。第１のエツチングマ
スクを除去した後、フオトレジスト等からなる接
合領域規定用の第２のエツチングマスク２６でジ
ヨセフソン接合領域を覆う（第３図Ｃ）。前記接
合領域規定用の第２のエツチングマスク２６で覆
われていない部分の接合構成層の上部電極２４を
エツチングで除去し、ジヨセフソン接合を形成す
る（第３図Ｄ）。
以上説明した通常のSNEPによるジヨセフソン
接合の製造方法を用いた場合、基板上に形成され
る接合構成層の臨界電流密度は一定である。この
ためジヨセフソン接合の臨界電流は面積に比例す
る。一方、一般にジヨセフソン集積回路では、臨
界電流の異なる複数種類のジヨセフソン接合を必
要とする。これらのジヨセフソン接合のなかには
最小の臨界電流を有するものに比べて著しく大き
な臨界電流を持つものがある。この大きな臨界電
流を得るために、従来の製造方法では大面積のジ
ヨセフソン接合が必要であつた。ジヨセフソン接
合の面積が大きくなると、接合容量が大きくなり
スイツチング時間が長くなるため、回路の高速動
作が阻害される欠点とともに、回路が大型化し集
積が下がるという欠点を有していた。
接合の製造方法を用いた場合、基板上に形成され
る接合構成層の臨界電流密度は一定である。この
ためジヨセフソン接合の臨界電流は面積に比例す
る。一方、一般にジヨセフソン集積回路では、臨
界電流の異なる複数種類のジヨセフソン接合を必
要とする。これらのジヨセフソン接合のなかには
最小の臨界電流を有するものに比べて著しく大き
な臨界電流を持つものがある。この大きな臨界電
流を得るために、従来の製造方法では大面積のジ
ヨセフソン接合が必要であつた。ジヨセフソン接
合の面積が大きくなると、接合容量が大きくなり
スイツチング時間が長くなるため、回路の高速動
作が阻害される欠点とともに、回路が大型化し集
積が下がるという欠点を有していた。
上記欠点を排除するための構造として第４図に
示すジヨセフソン接合を縦方向に積み上げた構造
がある。この構造は、SNEPで第１の接合３１を
形成した後、平坦化と絶縁のための第１の絶縁層
３３を形成し、その上にもう一度SNEPで第２の
接合３２を形成することによつて得られる。この
ような構造にすると、第１の接合３１と第２の接
合３２は別々の接合構成層から作ることができ、
上記欠点を克服できる。
示すジヨセフソン接合を縦方向に積み上げた構造
がある。この構造は、SNEPで第１の接合３１を
形成した後、平坦化と絶縁のための第１の絶縁層
３３を形成し、その上にもう一度SNEPで第２の
接合３２を形成することによつて得られる。この
ような構造にすると、第１の接合３１と第２の接
合３２は別々の接合構成層から作ることができ、
上記欠点を克服できる。
しかし、第４図に示す構造にすると、ジヨセフ
ソン接合が同一平面上にないため、回路と立体化
が進み、他の層との接続や配線のための回路設計
や製造方法が複雑になる。また、平坦化や絶縁の
ための第１、第２の絶縁層３３，３４が厚くなる
ため、このジヨセフソン接合部分の上に配置され
る配線のインダクタンスが増加する。配線のイン
ダクタンスが増加すると、信号の伝達時間が長く
なり回路の高速動作が阻害されるという欠点を有
していた。
ソン接合が同一平面上にないため、回路と立体化
が進み、他の層との接続や配線のための回路設計
や製造方法が複雑になる。また、平坦化や絶縁の
ための第１、第２の絶縁層３３，３４が厚くなる
ため、このジヨセフソン接合部分の上に配置され
る配線のインダクタンスが増加する。配線のイン
ダクタンスが増加すると、信号の伝達時間が長く
なり回路の高速動作が阻害されるという欠点を有
していた。
（発明の目的）
本発明は、接合構成層をエツチングで加工する
ことによりジヨセフソン接合の形成を行うジヨセ
フソン集積回路の製造において、異なる特性を持
つ複数種類のジヨセフソン接合を同一平面上に形
成する製造方法を提供することを目的としてい
る。
ことによりジヨセフソン接合の形成を行うジヨセ
フソン集積回路の製造において、異なる特性を持
つ複数種類のジヨセフソン接合を同一平面上に形
成する製造方法を提供することを目的としてい
る。
（発明の構成）
本発明によれば、超伝導体からなる下部電極と
上部電極トンネル障壁層を介して結合した接合構
成層をエツチングで加工する手法により形成され
るジヨセフソン接合を有するジヨセフソン集積回
路の製造方法において、第１の接合構成層を基板
全面に形成する工程と、前記第１の接合構成層上
の必要部分に第１のエツチングマスクを形成する
工程と、前記第１のエツチングマスクで覆われて
いない前記第１の接合構成層をエツチングで除去
する工程と、前記第１の接合構成層と異なる材質
もしくは異なる厚さからなるトンネル障壁層を有
する第２の接合構成層を基板全面に形成する工程
と、第２の接合構成層の必要部分に第２のエツチ
ングマスクを形成する工程と、前記第２のエツチ
ングマスクで覆われていない前記第２の接合構成
層をエツチングで除去する工程とを含み、同一平
面上に複数種類の接合構成層を形成することを特
徴とするジヨセフソン集積回路の製造方法が得ら
れる。
上部電極トンネル障壁層を介して結合した接合構
成層をエツチングで加工する手法により形成され
るジヨセフソン接合を有するジヨセフソン集積回
路の製造方法において、第１の接合構成層を基板
全面に形成する工程と、前記第１の接合構成層上
の必要部分に第１のエツチングマスクを形成する
工程と、前記第１のエツチングマスクで覆われて
いない前記第１の接合構成層をエツチングで除去
する工程と、前記第１の接合構成層と異なる材質
もしくは異なる厚さからなるトンネル障壁層を有
する第２の接合構成層を基板全面に形成する工程
と、第２の接合構成層の必要部分に第２のエツチ
ングマスクを形成する工程と、前記第２のエツチ
ングマスクで覆われていない前記第２の接合構成
層をエツチングで除去する工程とを含み、同一平
面上に複数種類の接合構成層を形成することを特
徴とするジヨセフソン集積回路の製造方法が得ら
れる。
（発明の詳細な説明）
本発明のジヨセフソン集積回路の製造方法にお
いては、第１の接合構成層を、第１のエツチング
マスクを用いたエツチングで必要部分以外除去し
た後、第１の接合構成層と異なる材質もしくは異
なる厚さからなるトンネル障壁層を有する第２の
接合構成層を基板全面に成膜する。次に第２のエ
ツチングマスクを形成し、エツチングを行い必要
部分以外の第２の接合構成層を除去する。このと
き第１の接合構成層は、上部に第１のエツチング
マスクがあるためエツチングの影響を受けない。
最後に第１、第２のエツチングマスクを除去する
ことによつて同一平面上に二種類の接合構成層を
形成することができる。二種類以上の接合構成層
を同一平面上に形成する場合には、第２の接合構
成層を成膜する工程以下を繰り返す。ジヨセフソ
ン接合は上記複数種類の接合構成層をエツチング
で加工することにより得られる。以上のことから
本発明による製造方法を用いれば、同一平面上に
トンネル障壁層の材質もしくは厚さの異なる複数
種類のジヨセフソン接合を形成できる。
いては、第１の接合構成層を、第１のエツチング
マスクを用いたエツチングで必要部分以外除去し
た後、第１の接合構成層と異なる材質もしくは異
なる厚さからなるトンネル障壁層を有する第２の
接合構成層を基板全面に成膜する。次に第２のエ
ツチングマスクを形成し、エツチングを行い必要
部分以外の第２の接合構成層を除去する。このと
き第１の接合構成層は、上部に第１のエツチング
マスクがあるためエツチングの影響を受けない。
最後に第１、第２のエツチングマスクを除去する
ことによつて同一平面上に二種類の接合構成層を
形成することができる。二種類以上の接合構成層
を同一平面上に形成する場合には、第２の接合構
成層を成膜する工程以下を繰り返す。ジヨセフソ
ン接合は上記複数種類の接合構成層をエツチング
で加工することにより得られる。以上のことから
本発明による製造方法を用いれば、同一平面上に
トンネル障壁層の材質もしくは厚さの異なる複数
種類のジヨセフソン接合を形成できる。
（実施例）
本発明の実施例として、臨界電流密度の異なる
２種類のジヨセフソン接合を同一平面内に形成す
る方法を示す。第１図本実施例を説明するための
図である。以下第１図を用いて本実施例の説明を
行う。基板１１上に下部電極としてニオブを
300nｍスパツタまたは蒸着により被着する。次
にアルミニウムを5nｍスパツタで被着し、酸素
圧力0.05Torrで10分間酸化を行いアルミニウム
の酸化膜を成長させトンネル障壁層とする。この
トンネル障壁層上に上部電極としてニオブを
300nｍスパツタまたは蒸着で被着し、第１の接
合構成層１２を得る（第１図Ａ）。フオトレジス
トを用いたパターニングを行い、第１の接合構成
層１２上にフオトレジストからなる第１のエツチ
ングマスク１３を厚さ2μｍ形成する（第１図
Ｂ）。CF4を用いた反応性イオンエツチングで第
１のエツチングマスク１３によつて覆われていな
い第１の接合形成層を完全に除去する（第１図
Ｃ）。次に第２の接合構成層１４を形成する。ま
ず、下部電極としてニオブを300nｍスパツタま
たは蒸着で被着する。次にアルミニウム50nｍ被
着し、酸素圧力1.0Torrで10分間酸化を行いアル
ミニウムの酸化膜を成長させトンネル障壁層とす
る。このトンネル障壁層上に上部電極としてニオ
ブを300nｍスパツタまたは蒸着で被着する（第
１図Ｄ）。このとき第１の接合構成層上には第１
のエツチングマスクがあるので第１、第２の接合
構成層が直接重なることはない。次にフオトレジ
ストを用いたパターニングを行い第２の接合構成
層上に第２のエツチングマスク１５を2μｍ形成
する（第１図Ｅ）。CF4を用いた反応性イオンエ
ツチングを行い、第２のエツチングマスク１５で
覆われていない第２の接合構成層１４を完全に除
去する（第１図Ｆ）。このとき第１のエツチング
マスク１３がエツチングのストツパーとなり、第
１の接合構成層１２はエツチングされない。第
１、第２のエツチングマスクをアセトンで除去す
ることにより同一平面上にある第１、第２の接合
構成層を完成する（第１図Ｇ）。フオトレジスト
を用いたパターニングを行い、第１、第２の接合
構成層１２，１４上に接合領域規定エツチングマ
スク１６を500nｍ形成する（第１図Ｈ）。CF4を
用いた反応性イオンエツチングを行い、接合領域
規定エツチングマスク１６で覆われていない第
１、第２の接合構成層の上部電極を除去する（第
１図Ｉ）。続いて接合領域規定エツチングマスク
１６をアセトンで除去し、第１、第２の接合１
７，１８を完成する（第１図Ｊ）。
２種類のジヨセフソン接合を同一平面内に形成す
る方法を示す。第１図本実施例を説明するための
図である。以下第１図を用いて本実施例の説明を
行う。基板１１上に下部電極としてニオブを
300nｍスパツタまたは蒸着により被着する。次
にアルミニウムを5nｍスパツタで被着し、酸素
圧力0.05Torrで10分間酸化を行いアルミニウム
の酸化膜を成長させトンネル障壁層とする。この
トンネル障壁層上に上部電極としてニオブを
300nｍスパツタまたは蒸着で被着し、第１の接
合構成層１２を得る（第１図Ａ）。フオトレジス
トを用いたパターニングを行い、第１の接合構成
層１２上にフオトレジストからなる第１のエツチ
ングマスク１３を厚さ2μｍ形成する（第１図
Ｂ）。CF4を用いた反応性イオンエツチングで第
１のエツチングマスク１３によつて覆われていな
い第１の接合形成層を完全に除去する（第１図
Ｃ）。次に第２の接合構成層１４を形成する。ま
ず、下部電極としてニオブを300nｍスパツタま
たは蒸着で被着する。次にアルミニウム50nｍ被
着し、酸素圧力1.0Torrで10分間酸化を行いアル
ミニウムの酸化膜を成長させトンネル障壁層とす
る。このトンネル障壁層上に上部電極としてニオ
ブを300nｍスパツタまたは蒸着で被着する（第
１図Ｄ）。このとき第１の接合構成層上には第１
のエツチングマスクがあるので第１、第２の接合
構成層が直接重なることはない。次にフオトレジ
ストを用いたパターニングを行い第２の接合構成
層上に第２のエツチングマスク１５を2μｍ形成
する（第１図Ｅ）。CF4を用いた反応性イオンエ
ツチングを行い、第２のエツチングマスク１５で
覆われていない第２の接合構成層１４を完全に除
去する（第１図Ｆ）。このとき第１のエツチング
マスク１３がエツチングのストツパーとなり、第
１の接合構成層１２はエツチングされない。第
１、第２のエツチングマスクをアセトンで除去す
ることにより同一平面上にある第１、第２の接合
構成層を完成する（第１図Ｇ）。フオトレジスト
を用いたパターニングを行い、第１、第２の接合
構成層１２，１４上に接合領域規定エツチングマ
スク１６を500nｍ形成する（第１図Ｈ）。CF4を
用いた反応性イオンエツチングを行い、接合領域
規定エツチングマスク１６で覆われていない第
１、第２の接合構成層の上部電極を除去する（第
１図Ｉ）。続いて接合領域規定エツチングマスク
１６をアセトンで除去し、第１、第２の接合１
７，１８を完成する（第１図Ｊ）。
本実施例においては、エツチングマスクとし
て、形成の容易なフオトレジストを用いたが、耐
熱性等の必要に応じて金属マスク等をエツチング
マスクとすることができる。
て、形成の容易なフオトレジストを用いたが、耐
熱性等の必要に応じて金属マスク等をエツチング
マスクとすることができる。
第２図はニオブ／アルミ酸化膜／ニオブジヨセ
フソン接合の臨界電流密度と酸化時酸化圧力との
関係を示したものである。第１の接合構成層１２
の酸化時の酸素圧力は0.05Torr、第２の接合構
成層１４の酸化時の酸素圧力は1.0Torrであるの
で第２図から第１の接合１７と第２の接合１８の
臨界電流密度はそれぞれ10000A／cm2、1000A／
cm2となる。そのため第１の接合１７は第２の接合
１８を同じ面積で形成した場合、第１の接合１７
は第２の接合１８の10倍の臨界電流値を持つ。ま
た本実施例において２種類以上の接合を製造する
には、第１図Ｇの工程を行う前に第１図Ｄ〜Ｆの
工程を繰り返せばよい。
フソン接合の臨界電流密度と酸化時酸化圧力との
関係を示したものである。第１の接合構成層１２
の酸化時の酸素圧力は0.05Torr、第２の接合構
成層１４の酸化時の酸素圧力は1.0Torrであるの
で第２図から第１の接合１７と第２の接合１８の
臨界電流密度はそれぞれ10000A／cm2、1000A／
cm2となる。そのため第１の接合１７は第２の接合
１８を同じ面積で形成した場合、第１の接合１７
は第２の接合１８の10倍の臨界電流値を持つ。ま
た本実施例において２種類以上の接合を製造する
には、第１図Ｇの工程を行う前に第１図Ｄ〜Ｆの
工程を繰り返せばよい。
本実施例で示した本発明の製造方法を用いれ
ば、臨界電流密度の異なる複数種類のジヨセフソ
ン接合を同一平面上にに形成することができる。
それゆえ、所望の臨界電流を得るため、接合面積
を大きくする必要がなくなり回路の集積化が促進
される。大きな臨界電流を有するジヨセフソン接
合も小さな接合面積で形成することができるため
接合容量が下がり、回路の高速動作が実現でき
る。また、上記特性の異なる複数種類のジヨセフ
ソン接合は同一平面上にあるため、他の層との接
続配線は一種類のジヨセフソン接合だけがある場
合と同じにできる。
ば、臨界電流密度の異なる複数種類のジヨセフソ
ン接合を同一平面上にに形成することができる。
それゆえ、所望の臨界電流を得るため、接合面積
を大きくする必要がなくなり回路の集積化が促進
される。大きな臨界電流を有するジヨセフソン接
合も小さな接合面積で形成することができるため
接合容量が下がり、回路の高速動作が実現でき
る。また、上記特性の異なる複数種類のジヨセフ
ソン接合は同一平面上にあるため、他の層との接
続配線は一種類のジヨセフソン接合だけがある場
合と同じにできる。
（発明の効果）
以上説明したように本発明の製造方法を用いれ
ば、トンネル障壁層の材質や厚さの異なる複数種
類のジヨセフソン接合を同一平面上で形成でき
る。このため、臨界電流密度の異なるジヨセフソ
ン接合を用いることによつて、大きな臨界電流を
有するジヨセフソン接合を小さな臨界電流を有す
るジヨセフソン接合と同程度の接合面積で形成す
ることができる。これにより接合面積が小さくな
り回路の集積度が向上すること、および接合面積
の縮小にともない接合容量が減少しジヨセフソン
接合のスイツチング時間が短縮されるため回路の
高速動作が促進されること等の利点を有する。ま
た上記複数種類のジヨセフソン接合は同一平面上
に形成されるため、他の層との接続や配線のため
の特別の設計、製造上の工夫をする必要がなく、
第４図に示す従来例に比べて、設計、製造の期間
が短縮できる。また、信頼性の高いジヨセフソン
集積回路が製造できる。さらにジヨセフソン接合
部分より上部の配線のインダクタンスが増加する
ことがないので高速の動作が可能になる等の利点
を有する。
ば、トンネル障壁層の材質や厚さの異なる複数種
類のジヨセフソン接合を同一平面上で形成でき
る。このため、臨界電流密度の異なるジヨセフソ
ン接合を用いることによつて、大きな臨界電流を
有するジヨセフソン接合を小さな臨界電流を有す
るジヨセフソン接合と同程度の接合面積で形成す
ることができる。これにより接合面積が小さくな
り回路の集積度が向上すること、および接合面積
の縮小にともない接合容量が減少しジヨセフソン
接合のスイツチング時間が短縮されるため回路の
高速動作が促進されること等の利点を有する。ま
た上記複数種類のジヨセフソン接合は同一平面上
に形成されるため、他の層との接続や配線のため
の特別の設計、製造上の工夫をする必要がなく、
第４図に示す従来例に比べて、設計、製造の期間
が短縮できる。また、信頼性の高いジヨセフソン
集積回路が製造できる。さらにジヨセフソン接合
部分より上部の配線のインダクタンスが増加する
ことがないので高速の動作が可能になる等の利点
を有する。
第１図Ａ〜Ｊは本発明による製造方法を説明す
るための素子断面図、第２図はジヨセフソン接合
の臨界電流密度と酸化時の酸素圧力の関係を示す
ための図、第３図Ａ〜Ｄ、第４図は従来の製造方
法を説明するための素子断面図である。 図において、１１……基板、１２……第１の接
合構成層、１３……第１のエツチングマスク、１
４……第２の接合構成層、１５……第２のエツチ
ングマスク、１６……接合領域規定エツチングマ
スク、１７……第１の接合、１８……第２の接
合、２１……基板、２２……下部電極、２３……
トンネル障壁層、２４……上部電極、２５……第
１のエツチングマスク、２６……第２のエツチン
グマスク、３１……第１の接合、３２……第２の
接合、３３……第１の絶縁層、３４……第２の絶
縁層、３５……第１の上部配線、３６……第２の
上部配線。
るための素子断面図、第２図はジヨセフソン接合
の臨界電流密度と酸化時の酸素圧力の関係を示す
ための図、第３図Ａ〜Ｄ、第４図は従来の製造方
法を説明するための素子断面図である。 図において、１１……基板、１２……第１の接
合構成層、１３……第１のエツチングマスク、１
４……第２の接合構成層、１５……第２のエツチ
ングマスク、１６……接合領域規定エツチングマ
スク、１７……第１の接合、１８……第２の接
合、２１……基板、２２……下部電極、２３……
トンネル障壁層、２４……上部電極、２５……第
１のエツチングマスク、２６……第２のエツチン
グマスク、３１……第１の接合、３２……第２の
接合、３３……第１の絶縁層、３４……第２の絶
縁層、３５……第１の上部配線、３６……第２の
上部配線。
Claims (1)
- １ 超伝導体からなる下部電極と上部電極がトン
ネル障壁層を介して結合した接合構成層をエツチ
ングで加工する手法により形成されるジヨセフソ
ン接合を有するジヨセフソン集積回路の製造方法
において、第１の接合構成層を基板全面に形成す
る工程と、第１の接合構成層上の必要部分に第１
のエツチングマクスを形成する工程と、前記第１
のエツチングマスクで覆われていない前記第１の
接合構成層をエツチングで除去する工程と、前記
第１の接合構成層と異なる材質もしくは異なる厚
さからなるトンネル障壁層を有する第２の接合構
成層を基板全面に形成する工程と、第２の接合構
成層の必要部分に第２のエツチングマスクを形成
する工程と、前記第２のエツチングマスクで覆わ
れていない前記第２の接合構成層をエツチングで
除去する工程とを含み、同一平面上に複数種類の
接合構成層を形成することを特徴とするジヨセフ
ソン集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60195946A JPS6257263A (ja) | 1985-09-06 | 1985-09-06 | ジヨセフソン集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60195946A JPS6257263A (ja) | 1985-09-06 | 1985-09-06 | ジヨセフソン集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6257263A JPS6257263A (ja) | 1987-03-12 |
| JPH0322711B2 true JPH0322711B2 (ja) | 1991-03-27 |
Family
ID=16349601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60195946A Granted JPS6257263A (ja) | 1985-09-06 | 1985-09-06 | ジヨセフソン集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6257263A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105914219B (zh) | 2009-02-27 | 2018-11-13 | D-波系统公司 | 用于制造超导集成电路的系统及方法 |
| US9768371B2 (en) | 2012-03-08 | 2017-09-19 | D-Wave Systems Inc. | Systems and methods for fabrication of superconducting integrated circuits |
| CN110462857B (zh) | 2017-02-01 | 2024-02-27 | D-波系统公司 | 用于制造超导集成电路的系统和方法 |
| US20200152851A1 (en) | 2018-11-13 | 2020-05-14 | D-Wave Systems Inc. | Systems and methods for fabricating superconducting integrated circuits |
| US12102017B2 (en) | 2019-02-15 | 2024-09-24 | D-Wave Systems Inc. | Kinetic inductance for couplers and compact qubits |
-
1985
- 1985-09-06 JP JP60195946A patent/JPS6257263A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6257263A (ja) | 1987-03-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |